利用异步采样速率转换简化数字数据接口

作者：Abhilasha Kawle， Naiqian Ren， and Mayur Anvekar

本系列文章重点介绍了连续时间Σ-Δ（CTSD）模数转换器（ADC）调制器环路的架构特征，这些特性简化了ADC模拟输入侧的信号链设计。现在，我们将研究将ADC数据连接到外部数字主机的简单创新方法，该主机对这些数据执行应用相关处理。数字数据输出采样速率是ADC信号链的关键参数，适用于任何应用。但是，每种应用对采样率有不同的要求。本文介绍了一种用于内核ADC输出的新型片内采样速率转换技术，允许信号链设计人员以应用所需的采样速率处理ADC数字输出数据。

ADC的工作是对模拟输入信号进行采样，并将其转换为等效的数字化格式。应用需要数字数据进行进一步处理的采样速率不一定是ADC对模拟信号进行采样的采样速率。每个应用都需要独特的数字输出采样率。采样速率转换器将输入采样速率的ADC数据映射到所需的输出采样速率。本文首先概述了各种应用中的采样速率要求，并确定了ADC支持宽范围输出采样速率的需求。接下来，我们将快速回顾已知ADC架构中的传统采样速率转换技术及其缺点。接下来，我们将介绍新型异步采样速率转换（ASRC），它可以与任何ADC架构配对，以获得任何所需的输出采样速率，并简化与外部数字主机的数字接口设计。将ASRC与CTSD ADC配对可提供两全其美的优势，不仅简化了ADC模拟输入侧的信号链设计，还简化了ADC数字输出侧的信号链设计。

采样率要求

对于任何驱动数字数据采样速率选择的ADC应用来说，主要性能参数之一是ADC的预期精度。数字数据中的样本数量越多，模拟输入的表示就越准确。但这意味着要处理大量数据，这本身就会降低外部数字主机接口设计的复杂性和功耗。因此，根据所需的精度、功耗和设计复杂性的预算以及计划的算法处理，每个应用决定了数字数据的采样率。所需的大多数一般采样率可分为以下几类：

奈奎斯特采样率

著名的奈奎斯特采样1定理指出，采样率应至少是输入带宽的两倍，以便忠实地表示模拟输入的数字。因此，奈奎斯特采样速率应用的数字采样速率是目标输入带宽的两倍。这种采样率的一个众所周知的例子是CD上的数字音频数据存储，其频率为44.1 kSPS，其中感兴趣的输入音频带宽高达20 kHz。这是人类听觉的频率上限。

过采样率

在频率谐波分析或时域分析等少数应用中，所需的采样速率将比输入带宽高数倍。过采样率的一个例子是冲击检测环境中瞬态信号的时域分析，如图1所示。如果这种信号的采样率是奈奎斯特采样率，我们将无法获得峰值和草皮的完整图片。拥有更多的采样点可以忠实地重建和分析信号。

图1.瞬态信号的时域分析，具有（a）奈奎斯特采样率和（b）过采样率。

可变采样率

在某些应用中，例如相干采样，要求根据模拟输入频率以良好的分辨率调整输出采样率。电力线监控就是这样一种示例应用，它需要相干采样以满足IEC 61000-4-30中规定的A类电能质量计。这些标准中的精度要求要求采样率需要跟踪输入线路频率漂移。在这些应用中，电源线上的时钟频率合成器电路产生ADC的输出数字数据采样时钟，如图2所示。

图2.可变采样率：电力线质量监控。

多采样率

在检测和分析各种不同类型模拟输入的多通道应用中，例如示波器或数据采集，每个通道的采样率可能不同。在这种情况下，平台中使用的ADC应该能够灵活地支持多采样速率。

图3.多采样率应用程序。

因此，我们看到数字数据采样率要求是应用独有的，并且没有一刀切的采样率。因此，广泛的市场ADC需要支持各种可编程数字数据采样速率。

图4显示了与外部数字主机的通用ADC数字数据接口。需要注意的一点是，本文讨论的数字数据接口不包括SPI或I等器件配置控制接口。2C.

图4.通用ADC数字数据接口。

内核ADC使用采样时钟对模拟输入进行采样，速率为f。罪，如图 4 所示。在大多数数据手册中，输入采样时钟本身通常表示为MCLK。最终的数字输出数据在采样率f目录.通常，这些引脚在数据手册中标记为ODR或DRDY或CONVST时钟。在本文中，我们将使用总称ODR时钟来表示数字输出数据时钟。

ADC内核的采样速率，f罪，取决于 ADC 架构。数字输出数据速率，f目录，取决于与外部数字主机的数据接口要求。在大多数ADC信号链应用中，f罪和 f目录可以具有不同的值并且不相关。因此，需要采样速率转换，将ADC内核的数据映射到f罪到数字输出数据在 f 处目录.在以下章节中，我们将讨论奈奎斯特ADC和过采样ADC等知名ADC架构中使用的传统采样速率转换技术。此外，我们还将深入了解其他相关的数字数据接口要求。

奈奎斯特速率ADC中的采样速率转换

在奈奎斯特速率转换器中，ADC内核的采样频率是模拟输入带宽的两倍，f在.此类别下最常见的示例是奈奎斯特速率SAR ADC，其中输入和输出采样速率相同。因此，数字输出数据速率时钟ODR可以重复使用为ADC内核采样时钟MCLK。在SAR ADC数据手册中，数字输出数据时钟表示为CONVST或DRDY。但是，如前所述，我们将在本文中将所有这些称为ODR时钟。ODR和MCLK组合导致一个简化的数字数据接口，如图5所示，只有一个时钟路由。由于时钟由外部时钟源或外部数字主机供电和控制，因此ADC由外部时钟供电。这意味着 ADC 在外部托管模式下运行。

图5.托管模式下奈奎斯特速率转换器的简化数字数据接口。

很容易缩放采样率f目录基于应用要求和模拟输入带宽。用 f目录缩放时，我们还缩放了ADC内核的采样时钟速率f罪.另一个优点是，由于f目录缩放，整个ADC的功率呈线性缩放。这种简化的数字数据接口还带来了许多其他扩展的好处，其中之一是在多通道应用中易于同步。

易于同步

在单通道ADC应用中，提供给ADC的本地时钟会将数字数据固有地与给定时钟同步。在多通道ADC应用中，挑战在于保证多个模拟输入的同步采样，并将数字数据同步到ODR时钟的时钟边沿，以便进行进一步的数字处理。有许多众所周知的同步多声道应用示例，例如左声道和右声道具有特定同步要求的音频应用。另一个典型的例子是监控电网中的各种电力线。同样，在每条电源线内，电压、电流和功率输入测量之间也需要同步。如图6所示，使用奈奎斯特速率ADC，可以通过共享ODR时钟并经过精心规划的路由，轻松实现多通道同步。精心规划的路由涉及确保ODR时钟以相等的延迟传播到每个ADC，并提供最佳的通道同步。

图6.在奈奎斯特速率采样率转换器中易于同步。

简化的数字数据接口是奈奎斯特速率转换器的显著优势。让我们讨论一些数字数据接口的挑战。

奈奎斯特速率控制的局限性

噪声缩放

在基于应用模拟输入带宽的奈奎斯特速率转换器中，可以轻松调整数字数据时钟。时钟缩放在功耗方面具有优势，但由于一种称为混叠折返的现象，ADC噪声会增加。奈奎斯特采样定理的扩展是，任何超出奈奎斯特频率的信息都会折返或混叠回感兴趣的频带。ADC的模拟输入会有很多来自源和输入模拟电路的不需要的信息或噪声，并扩展到非常高的频率。ADC采样导致任何超出f的输入噪声罪/2折回，导致目标输入带宽中的噪声增加。如图7所示，随着采样速率的降低，更多的外部噪声会折回，从而增加ADC输出中的噪声。

图7.输入噪声折返与采样频率的关系

时钟时序约束

对于SAR ADC，模拟输入采样时钟需要两相，如图9a所示。一个是采样阶段，ADC的输入采样电容向模拟输入充电，另一个是转换阶段，其中采样数据被数字化。ADC的采样电路通常需要一些最短的采样时间，以获得最佳ADC性能。因此，产生此时钟的外部数字主机或时钟源需要遵守这些时序约束。

时钟抖动

应用板上的时钟路由对时钟源的电源噪声或与电路板上其他信号的耦合很敏感，因为这种噪声会增加时钟边沿的不确定性。时钟边沿的不确定性称为抖动，采样时钟上有各种类型的时钟抖动会影响ADC的性能。最常见的是周期间均方根抖动。它增加了模拟信号采样点的可变性，导致性能下降，如图8所示。有关均方根时钟抖动对ADC性能影响的更多详细信息，请参见各种文章。2

图8.时钟抖动导致模拟输入采样点不确定。

总而言之，由于时钟抖动而在ADC数据中增加的误差可以量化为信噪比（SNR）的下降。

其中σj是有效值抖动。

等式1意味着要满足所需的信噪比j，我们要么限制输入带宽，要么在数字主机或时钟源有噪声时采用额外的技术来过滤时钟噪声。

时钟抖动是多通道应用中一个更大的挑战，在这些应用中，平衡同步和由于长时钟路由引起的抖动增加需要良好的时钟架构规划。3计划进行适当的隔离和缓冲，以确保在这种情况下ADC具有低噪声时钟。隔离使用常用的数字隔离器实现，但在设计复杂性和功耗方面需要额外的预算。

图9.奈奎斯特速率转换器数据接口的局限性：（a）时钟时间限制和（b）多通道应用中的隔离要求。

通过概述奈奎斯特速率ADC中的采样速率控制，接下来我们来看看过采样ADC中使用的采样速率控制技术。

过采样ADC中的采样速率转换

如本系列前面的文章所示，对连续时间信号进行采样和数字化会导致信息丢失，并在采样输出中引入量化噪声。一类ADC遵循的原理是，样本数量越多，精度越好，量化噪声误差越小。因此，模拟输入采样速率高于奈奎斯特采样速率，称为过采样。一些新型精密SAR ADC使用这种过采样技术，称为过采样SAR ADC。图10a显示了过采样SAR ADC的噪声优势。另一类使用过采样概念的ADC是Σ-Δ型ADC。4在这里，量化噪声Qe被进一步塑造和推出，以提高目标输入带宽的性能。图10b显示了Σ-Δ调制器量化噪声的噪声整形特性。在数学上，采样频率为 OSR × f目录/2，其中 OSR 是过采样率。

图 10.（a） 过采样SAR ADC的频谱和（b）Σ-Δ ADC的频谱。

将内核ADC的过采样数据直接连接到外部数字主机意味着会使其过载，使其具有大量冗余信息。此外，在某些情况下，主机可能不支持如此高的数字数据速率传输所需的严格时序约束，还会导致高功耗。因此，如果仅提供目标输入带宽中的性能优化数据，则为最佳选择。这意味着输出数字数据速率应降低或抽取至奈奎斯特速率（2 × f在），或奈奎斯特速率的几倍，根据应用需要。因此，需要一个采样速率转换器，以f的高采样速率映射ADC的核心数据。罪到所需的 f目录.

传统上，可以使用称为抽取的数字采样速率转换技术，该技术将内核ADC数据滤波并抽取倍数2N，如图 11 所示。为ADC提供称为MCLK的输入采样时钟。所需的数字输出数据采样率（ODR/DRDY）时钟（MCLK的分频版本）作为输出提供。分频比是通过编程N来实现的，基于所需的抽取率。为了在 f 上获得更精细的分辨率目录编程时，MCLK还可以根据应用的输入带宽要求进行扩展。如果我们观察过采样ADC的数字数据接口，则ODR时钟由ADC给出和控制。这意味着ADC提供时钟，在主机模式下称为ADC。

图 11.离散时间Σ-Δ（DTSD）ADC的数字数据接口。

因此，利用抽取作为采样速率转换技术，ADC能够以较低的输出数据速率提供高性能数字数据。但是这种技术有其自身的局限性。

抽取作为采样率控制的局限性

非线性噪声、功率缩放

在可变速率应用中，抽取率和/或MCLK都可以缩放。当仅增加抽取率时，f目录随着数字滤波器滤除更多的量化噪声，噪声降低。只有数字滤波器中的功率呈线性下降。如果像SAR ADC中讨论的那样降低MCLK，则整个ADC的功耗呈线性下降，但噪声会因混叠折返而增加。

许多系统同时调整ADC的MCLK和抽取率以实现宽范围的ODR，但这种方法可能会导致测量噪声性能或系统功率性能发生不希望的阶跃变化。

时钟抖动

过采样ADC，自输入采样时钟频率f罪，比奈奎斯特速率SAR ADC对时钟抖动更敏感，如公式1所示。因此，MCLK的时钟源和时钟路由是根据应用可容忍的抖动噪声来规划的。无论是单通道还是多通道应用信号链，应用板上都会有许多开关信号。来自这种噪声信号的耦合会增加MCLK上的时钟抖动。因此，需要使用数字隔离器为MCLK规划隔离，以获得最佳ADC性能。这种额外的设计规划在面积和功率方面都有成本。如前所述，对于更精细的分辨率，在 f 中目录编程，MCLK 也是可扩展的。但是，具有所需 f 的 MCLK 时钟源的可用性罪值和抖动要求可能受到限制。

同步

实现同步是过采样ADC的另一个额外挑战。通常，提供一个名为SYNC_IN的额外引脚，用于Σ-Δ型ADC中的同步。SYNC_IN引脚的触发启动模拟输入的同时采样和抽取滤波器的复位。数字滤波器建立时间过后，数字输出数据同步。数字滤波器建立期间的数字输出数据中断，如图12所示。它还假定所有ADC的MCLK和SYNC_IN命令是同步的。在高采样速率时钟上实现这种同步，特别是在存在隔离器或合成器的情况下，将是一个很大的挑战。为解决数据中断和同步挑战而确定的一种系统解决方案是时钟频率合成器电路，例如PLL，它将为所有通道生成同步MCLK。

图 12.DTSD ADC 中的同步，数据中断。

快速总结一下，当触发SYNC_IN引脚时，PLL环路启动与参考时钟的时钟同步。在PLL建立期间，MCLK速率会进行调整，以便在结束时，输入ADC采样边沿和ODR时钟边沿同步。有关此解决方案的方法和内容，请参阅“最新的 Σ-Delta ADC 架构在同步关键分布式系统时避免中断的数据流”。5

图 13.基于PLL的解决方案，用于DTSD ADC中的同步。

结论是，与SAR ADC相比，由于对板载电路、PLL或时钟频率合成器有额外的要求，Σ-Δ型ADC或过采样SAR ADC的同步增加了设计复杂性和功耗。ADI公司探索了另一种新技术，可在一定程度上缓解同步挑战，称为同步采样速率转换。

同步采样率转换 （SRC）

针对所讨论的简单抽取的一些挑战的解决方案是使用同步采样率转换。6SRC的优点是抽取率可以是f的任何整数或小数比罪，允许对 f 进行精细控制目录.ADI公司探索了这种技术，并将其与AD7770中的精密DTSD转换器配对。有关SRC的更多详细信息，请参见AD7770的数据手册或参考资料。

亮点是，在f中具有精细分辨率的可能性目录在SRC中编程，同步变得更加容易。例如，抽取率不是调谐外部MCLK，而是以非常精细的步长变化。因此，当触发SYNC_IN时，通道将同步，如图 14 所示。

图 14.使用 SRC 进行多通道同步。

实现更精细的 f目录在不缩放的情况下，MCLK可以解决简单抽取技术所讨论的大多数限制。SRC也有其自身的局限性和挑战需要解决。

SRC的局限性

SRC 无法解决所有通道使用相同的 MCLK 的同步挑战。

时钟抖动/同步

SRC在MCLK抖动方面具有与简单抽取采样速率控制相同的限制。ADC性能对时钟抖动的灵敏度，因为高频罪需要通过在MCLK上规划隔离栅或噪声滤波电路来解决。由于MCLK路由到多个ADC通道，因此在多通道应用中，这一挑战进一步扩大。为了实现同步，需要同步MCLK和SYNC_IN引脚信号，如图16a所示。挑战在于所有时钟同时到达ADC，与PCB与时钟的距离以及通过隔离栅的可能延迟无关。需要构建精心设计的时钟规划，包括隔离栅和路由架构，以确保所有ADC通道都能平等地看到延迟，即使路径中有隔离器也是如此。

接口模式

到目前为止，我们讨论的数字数据接口是主机模式和托管模式，并且与ADC内核架构相关。例如，奈奎斯特速率ADC的数字数据时钟由外部时钟源或数字主机控制和提供。因此，它们被限制为编程为托管模式。过采样ADC为外部数字主机提供和控制数字时钟。因此，它们被限制为编程为主机模式。因此，所讨论的所有采样率控制技术都存在一个普遍的局限性，即数据接口不能独立规划。

大多数数字数据接口挑战的解决方案是去耦MCLK时钟和ODR时钟域。因此，ADI重新引入了新颖的异步采样速率转换技术，使ODR时钟和数据接口时钟独立，从而打破了ADC内核架构限制ODR时钟选择和控制的古老障碍。

异步采样率转换

ASRC 对内核 ADC 数据进行重采样，频率为罪在数字域中，并将其映射到任何所需的输出数据速率。ASRC可以被认为是一个数字滤波器，可以实现任何非整数抽取。但是，在性能、面积和功耗方面的优化实现方案是ASRC处理分数抽取，然后是一个简单的抽取滤波器来解决整数抽取，如图15所示。ASRC对ADC内核数据进行重采样，并将数据抽取。罪/N × f目录.ASRC 输出端的数据速率为 N 乘以 f目录.同时，抽取滤波器获得所需的÷N抽取。

在 ASRC 实施的一种形式中，因子 f罪/N × f目录可由信号链设计人员根据 f 进行编程罪的 ADC 和所需的 f目录以及从ADC上实现的抽取滤波器中已知的N。这类似于在SRC中对抽取率进行编程 - 不同之处在于抽取率可能是一个无理比率，并且可以获得非常精细的分辨率。在这种情况下，与SRC一样，ODR时钟与MCLK同步，并且是通过分频MCLK在片上产生的输出。

ASRC实现的另一种形式是ODR时钟由外部时钟源或类似于奈奎斯特速率转换器的数字主机提供。在这种情况下，ASRC有一个内部时钟合成器，它将计算f罪/N × f目录比率并生成ASRC和抽取滤波器所需的时钟。ODR 无需同步到 MCLK，可以以任何采样速率独立设置。

图 15.ASRC实现：（a）对比率进行编程，（b）对比率进行片上计算。

因此，无论以何种形式，ASRC技术都使信号链设计人员能够精细地设置信号链。目录并超越了限制 f 的古老限制目录输入采样率的整数或小数比。因此，ODR时钟的采样速率和时序要求现在纯粹是数字接口的功能，与ADC的输入采样频率完全解耦。在这两种实现形式中的任何一种中，我们都会看到ASRC的优势使信号链设计人员能够轻松进行数字数据接口设计。

ASRC的价值主张

去耦 MCLK 和 ODR 时钟

无论哪种实现形式，由于有可能在 f 上获得更精细的分辨率目录可编程性/缩放率可以调整为几分之一赫兹，ASRC允许独立选择MCLK和ODR时钟速率。MCLK 率，f罪，可根据ADC性能和时钟抖动要求进行选择，而ODR时钟温度目录，可根据数字数据接口要求实现。

时钟抖动

在奈奎斯特速率转换器和过采样ADC中，我们发现MCLK和ODR是相关的。MCLK 需要缩放以实现更精细的分辨率目录.但是，在任何条件下，与MCLK的时钟抖动要求相匹配的时钟源的可用性罪价格有限。因此，在MCLK抖动导致的ADC性能下降与可能的分辨率f之间需要权衡。目录.在ASRC的情况下，可以选择MCLK源以提供最佳的时钟抖动，因为f罪无论 ODR 如何，都可以独立选择。

接口模式

由于 ASRC 将 MCLK 和 ODR 时钟速率解耦，因此在接口模式选择方面提供了一定程度的自由度。任何具有ASRC后端的ADC都可以独立配置为主机或托管外设，而与ADC内核架构无关。

同步

在前面讨论的多通道同步技术中，MCLK时钟路由具有严格的要求。需要规划隔离栅和时钟架构，以满足时钟抖动和同步要求。现在，MCLK源可以独立于每个通道，如图16b所示。在主机工作模式下，抽取率可以独立编程以实现同步。在托管模式下，如图 16b 所示，ODR 可以共享和同步。由于ODR时钟的速率很低，只是一个数字数据选通时钟，因此它没有像MCLK那样严格的抖动要求。因此，放宽了隔离屏障或时钟路由的严格要求。

图 16.（a） 使用SRC进行时钟和SYNC_IN分配，以及（b）使用ASRC简化时钟和同步。

总之，ASRC为探索与外部数字主机接口的创新和简化方式开辟了途径。此外，MCLK可以独立，使其成为与CTSD ADC配对的理想选择。

ASRC 与 CTSD ADC 配对

CTSD ADC内核还采用过采样和噪声整形的Σ-Δ概念，同时具有阻性输入、基准驱动和固有混叠抑制的架构优势。这些特性大大简化了模拟输入前端设计。如第2部分所述，由于内核ADC环路是一个连续时间系统，因此环路系数被调谐为数据手册中指定的固定输入采样速率。

CTSD ADC 的局限性在于 MCLK 不像 DTSD 或 SAR ADC 那样可扩展。如果CTSD ADC与SRC配对，则ODR将是该固定采样时钟的函数。这将限制CTSD ADC的使用途径。应用可能需要ODR，这是这个固定f的无理比率罪.此外，CTSD ADC 要求该 MCLK 精确且具有低抖动，以实现最佳 ADC 性能。例如，要求的顺序是频率精度±100 ppm，均方根抖动为10 ps。因此，MCLK需要精心规划的时钟架构，以保证多通道应用中的低抖动噪声增加。由于MCLK是一个高频时钟，因此挑战越来越大。

ASRC具有MCLK和ODR解耦的能力，非常适合解决CTSD ADC架构的局限性。MCLK时钟源可以位于本地且靠近ADC，以避免长时间的时钟路由以及与可能增加抖动噪声的其他信号耦合。因此，将ASRC与CTSD ADC相结合，可以带来一类新的ADC，它利用了CTSD ADC的架构优势，同时解决了其在固定、低抖动MCLK中的局限性。

结论

ASRC使信号链设计人员能够独立地精细地选择所需的输出数据速率。另一个优点是，通过对输入采样时钟和ODR时钟依赖性去耦，可以在多通道应用中有效地规划数字隔离。无论内核ADC架构如何，都可以自由配置数据接口，这是信号链的另一种简化。本文有助于了解与传统采样率转换相比，ASRC为数字数据接口带来的各种优势和简化。一般来说，ASRC可以与任何ADC内核架构配对，但将其与CTSD ADC配对可以简化模拟输入端和数字数据端的完整信号链设计。随着ASRC的需求和价值主张的确立，请留意后续文章，该文章将更深入地探讨ASRC的概念，并深入了解ASRC的构建块。这些细节有助于信号链设计人员了解与ASRC相关的性能指标，并将其优势用于其应用。

审核编辑：郭婷