采用28纳米CMOS技术的12-b 10-GS/s交错式流水线ADC

作者：Siddharth Devarajan, Larry Singer, Dan Kelly, Tao Pan, Jose Silva, Janet Brunsilius, Daniel Rey-Losada, Frank Murden, Carroll Speir, Jeffery Bray, Eric Otte, Nevena Rakuljic, Phil Brown, Todd Weigandt, Qicheng Yu, Donald Paterson, Corey Petersen, Jeffrey Gealow, and Gabriele Manganaro

本文介绍了一种 12 位 10GS/s 交错 （IL） 流水线模数转换器 （ADC）。该 ADC 采用 4 GHz 输入信号实现 55 dB 的信噪比和失真比 （SNDR） 和 66 dB 的无杂散动态范围 （SFDR），采用 28 nm CMOS 技术制造，功耗为 2.9 W。 八个流水线子 ADC 交错以实现 10 GS/s 采样速率，子 ADC 之间的不匹配在后台校准。流水线子ADC采用多种技术来降低功耗，例如避免专用采样保持放大器（无SHA）、残余缩放、闪存背景校准、抖动和级间增益误差背景校准。针对高频线性度优化的推挽式输入缓冲器驱动交错式子 ADC，以实现 >7GHz 带宽。快速开启自举开关可实现 100ps 采样。该ADC还能够随机化子ADC选择模式，以进一步减少残余交错杂散。

索引术语 — 校准、CMOS、数字辅助模拟设计、直接射频采样模数转换器 （ADC）、千兆赫兹数据转换、交错 （IL） ADC、流水线 ADC、开关电容器。

介绍

分辨率大于10 b、采样率远达千兆赫范围的高速模数转换器（ADC）设计的最新进展使软件定义无线电可用于各种应用，包括通信系统和数据采集系统[1]-[5]。虽然传统上使用较窄带无线电（如图1上半部分所示的外差接收器），但数据转换技术的发展使宽带ADC能够取代信号链的重要部分，如图1下半部分所示，从而降低系统复杂性、功耗和成本。

图 1.传统外差接收器与直接RF接收器的比较。

宏蜂窝基站、卫星通信系统以及电子战系统和高性能台式测量系统等无线基础设施系统正在推动对射频频率高达3.2 GHz的千兆赫宽带（有时是由于合并多个独立的子频段，共存于不同的载波频率）的信号直接数字化的需求， 并且具有相当高的线性度（例如，在 1 GHz 或更高时 SFDR 约为 70 dB）和低噪声频谱密度（例如，噪声频谱密度 （NSD） 约为 –150 dBFS/Hz 或更高）。不幸的是，由于采样率（fs） 的 ADC 增加，其功耗增加：首先线性与 fs然后与 f 超线性s;因此，使ADC的效率越来越低，最终使其实施变得不切实际。交错式（IL）ADC可以实现更高的采样速率转换，同时保持功耗可控。然而，涉及多种设计权衡，需要克服许多架构和电路设计挑战。

本文描述了一种采用28纳米CMOS技术制造的12-b 10 GS/s IL流水线ADC[6]。该 ADC 交错于由单个输入缓冲器驱动的 8 个 12 b 流水线子 ADC 阵列，并采用各种校准、抖动和随机化技术来提高频谱性能。

图 2.施赖尔FOM和相关ADC趋势[8]。

本文的组织结构如下。在第二部分中，概述了与千兆赫兹采样率交错相关的一些架构权衡和挑战。第三部分首先描述了该设计中采用的整体架构以及各种交错校准。接下来，在III-A节中，讨论与子ADC相关的架构和电路，以及它们的校准和抖动。III-B部分介绍包括输入缓冲器在内的前端电路设计，III-C部分讨论顺序交错子ADC的残余效应，以及随机选择子ADC的好处。原型IC的测量结果在第IV节中报告。与类似的先进ADC的比较是第五节的主题。最后，第六节提供了摘要和结论。

交错和架构权衡

评估ADC功率效率的常用品质因数（FOM），称为施赖尔FOM，是

其中 SNDR分贝是以分贝 f 表示的信噪比和失真比斯尼克是奈奎斯特采样率（对应于采样率fs除以过采样率），P是功耗[7]。图2所示的显示FOM [8]的散点图显示了最高采样速率ADC的效率如何迅速下降，位于通常称为“技术前沿”的渐近对角线虚线内，并且主要受给定工艺技术中晶体管速度的限制。因此，随着较新的ADC采用更精细的光刻CMOS工艺和更快的器件，技术前沿向右[7]转移，更高的采样速率ADC变得实用。

虽然对于非IL（或单核）ADC架构来说也是如此，但IL（或并行）ADC提供了扩展工艺技术速度限制的理论潜力[9]。事实上，至少在原则上，通过交错M个相同的ADC（称为子ADC），每个ADC的时钟频率为f南卡罗来纳州和消耗Pc瓦特，一个 IL ADC 采样速率为 fs= M ·f南卡罗来纳州和消耗 P = M ·Pc瓦特可以设计。

首先，人们可以得出结论，IL ADC应该与其子ADC一样高能效，因为IL ADC的FOM是

并且由于原则上，SNDRC的子ADC与SNDR相同伊利诺伊州IL ADC，然后通过替换 （2）

最后

因此，回到图2，从具有FOM的子ADC开始设计子模数转换器，位于技术前沿的左侧，并与递增的M交错，可以设想构建越来越快的IL ADC，具有恒定的FOM（向图形添加新点以获得更大的f）。s但不断横坐标），最终超越了技术前沿设定的极限。

然而，在实践中，要从子ADC构建IL ADC，需要相当多的额外电路开销。这包括信号缓冲、路由、基准电压源、时钟和控制、输入信号源的前端接口、数字后端解复用、不同部分的电源以及校准电路。所有这些都会消耗额外的功率Po，Po随M和fs线性或超线性增长，因此，当引入对数（2）参数的分母时，会降低IL ADC的实际效率

由于最高FOM是在采样速率较低的非IL ADC架构中获得的，例如逐次逼近（SAR）转换器，因此在具有大交错阶M [9]-[14]的IL ADC中找到此类SAR子ADC已成为降低功耗的常见现象。然而，上述模型以及其他更复杂的分析表示[15]，[16]并未捕获影响最终IL ADC频谱性能和驱动性能的其他重要架构考虑因素。

虽然高能效、高交错阶ADC（例如M>10）面临着许多实际实现挑战，将其分辨率限制在10 b左右[17]，[18]。此外，随着M的增加，输入缓冲器必须驱动更多的子ADC，从而增加前端负载，从而降低输入带宽（BW）和线性度，并增加功耗[16]，[17]。相反，更高的采样速率子ADC架构，如流水线子ADC [19]，虽然功耗效率略低，但降低了M（对于相同的f）。s），这有助于减少前端负载，减少实现挑战、复杂性和开销，并已显示出更高的分辨率 [20]-[22]。

图 3.12-b 10-GS/s ADC 架构。

因此，虽然较高M SAR阵列和较低M流水线阵列均有其优点，但基于严格的频谱性能和宽带宽目标，本文选择流水线子ADC架构，并采用各种技术来降低流水线子ADC的功耗。最近发布的 14 b 2.5-GS/s 流水线 ADC [5] 是这些性能水平下最快的非 IL 流水线 ADC，是 28 纳米 CMOS 中此类流水线 ADC 速度限制的重要数据点。我们的评估表明，在28纳米CMOS技术中，高能效流水线子ADC可以设计为低于2 GS/s的采样率。此外，在IL ADC中使用二进制数量的子ADC通常可以实现更好的匹配布局。考虑到所有这些因素，在这项工作中交错使用八个子ADC以实现10 GS/s，这种架构选择与其他IL流水线ADC有相似之处[20]，[18]。

交错式 ADC 架构

整体ADC架构如图3所示。8个流水线子ADC交错实现10 GS/s采样速率。单个公共输入缓冲器用于驱动输入信号，V在，以用于所有八个子 ADC。八个子ADC的数字输出进入各个子ADC数字校准模块，用于校正子ADC缺陷。单独校正的子ADC输出进入一个公共IL校准模块，该模块估计并校正子ADC之间的失配，否则会导致失配音[15]，[16]。所有校准的估计和校正方面都在片上实现。偏移、增益和时序失配在后台校准，以确保良好的频谱性能。失调和增益失配在数字域中得到估计和校正[23]。然而，对于时序失配，估计是通过数字方式完成的，但校正是在模拟域中完成的[16]，[24]，[12]。为了估计时序偏差，假设IL失调和增益已经校准。如果所有子ADC在等间隔的时刻采样，则它们平均与相邻的子ADC采样具有相同的相关性。如果子ADC早期偏斜，那么它与紧接在它之前的样本的相关性会更高，而与紧随其后的样本的相关性会降低，同样，平均而言[16]。对于每个子ADC，在其输出和紧随其后的采样之间执行相关性。如果 ADC[n]子ADC_M是用第 M 个子 ADC 采集的第 n 个总体 ADC 样本，则感兴趣的相关值为

其中 E 是期望值或平均值。将其中一个子ADC作为基准，所有其他子ADC时序偏差根据其与该参考相关性的差异定期调整，使用递归数字反馈环路在后台连续工作[16]。时序失配的校正可以使用有限脉冲响应滤波器[22]以数字方式完成，但即使在像28 nm CMOS这样的高级工艺中，这种具有10 fs定时分辨率的滤波器的功耗也会大大高于模拟偏斜校正，后者是通过在采样时钟驱动器上加载电容式数模转换器（DAC）来实现的[22]。完整的时序偏斜数字反馈环路及其在每个子ADC内控制的DAC如图4所示。通过打开（或关闭）开关以加载（或卸载）逆变器以延迟（或提前）采样时钟来调整采样时间。

为了完成架构描述，如图3所示，差分时钟接收器（Rcvr）由片外10 GHz时钟（CLK）发生器驱动，时钟接收器的输出进入时钟生成电路，该电路生成所有交错时钟相位，以控制子ADC操作，例如采样、闪存中的粗量化、 并增加DAC（MDAC）残基的产生。该ADC包括片内基准电压生成和偏置电流生成电路。

A. 子ADC架构和电路实现

如前文第一节所述，这项工作交织相对较快（>1.25 GS/s）的流水线子ADC。28 nm等先进CMOS技术中的流水线架构使这种GHz子ADC具有非常好的频谱性能。在这项工作中，采用了多种技术来最大限度地降低流水线子ADC的功耗，而不会牺牲性能。为了最大限度地降低功耗，流水线子 ADC 设计为采用内核 1V 电源供电。低压流水线的主要挑战之一是设计具有足够摆幅、增益精度和线性度的MDAC放大器[25]。流水线子ADC设计用于处理1.4 Vpp差分的输入信号摆幅，这给在1 V电源上设计MDAC带来了挑战。为MDAC放大器使用更高的电源将导致更高的功率和复杂性，其中包括当低压MDAC放大器晶体管与高于额定电源一起使用时用于缓解电压应力的额外电路，以及由于多个电源电压而增加的电源布线复杂性。此外，由于开关电容MDAC电路中有多个电源域，时钟和升压器可能需要进一步的电平转换（LS）。所有这些都将转化为子ADC设计的更大面积，从而增加IL ADC在时钟寄生效应和输入缓冲器必须驱动的寄生效应方面的整体功耗。在这项工作中，MDAC放大器设计为采用1 V电源供电，以最大限度地减小面积和功耗，并结合使用模拟电路技术和数字校准技术来确保良好的性能。

图 4.时序偏斜校正DAC和控制该DAC的整个数字反馈。

图 5.12-b 流水线子 ADC 架构和阶段 1 实现细节。

流水线子ADC的架构如图5所示。该流水线由4-b第一级组成，随后是三个3-b级和最后的3-b闪存。在热噪声受限设计中，MDAC分辨率（每级位数）的选择通常被认为是相当浅的最佳选择[26]-[28]。流水线子ADC无SHA格式，避免了SHA的功率、噪声和失真开销，但在MDAC和闪存之间的轨道带宽方面引入了严格的匹配要求[29]。

流水线子ADC第一阶段（阶段1）的实现细节也如图5所示。输入信号V英克斯在采样电容上采样CS，4-b 闪光灯粗略量化V英克斯同时。4-b闪存的输出驱动DAC电容器C代数转换器和C代数转换器减去电荷CS.使用单独的DAC电容器，而不是重复使用CS同时执行DAC功能具有众所周知的权衡[30]，[28]。单独的好处C代数转换器分别是：1） 基准电压缓冲器上的电荷毛刺与信号无关，允许使用低功耗基准电压缓冲器;2）CS在保持阶段结束时没有非线性量化电荷，这消除了在CS返回轨道之前进行显式复位阶段的需要，从而节省了功耗。

单独C代数转换器噪声增加，反馈因子降低。MDAC 放大器 Amp1 产生残余，VRES，进入下一阶段。在第1级注入抖动以线性化子ADC传递函数[28]，并且还执行级间增益误差（IGE）校准以校正背景中的MDAC增益误差[31]。基准电压缓冲器（图5中未明确显示）作为互补的推挽源跟随器实现，以确保快速建立C代数转换器MDAC 处于保持阶段时的电容器。每个子ADC中的每个MDAC级都有自己的基准电压缓冲器，基准电压缓冲器之间的不匹配作为背景数字校准的一部分进行校正。对所有MDAC使用通用基准电压缓冲器会导致该缓冲器必须驱动路由寄生电容到每个MDAC，从而导致更高的功耗。

4-b闪存中的比较器使用小型器件来实现低功耗和小面积，因此其工艺失配会消耗很大的校正范围。为了克服这个问题，4-b闪光灯采用背景校准方案来校正比较器偏移，如图6所示。这项工作中的4-b闪存通常需要16个比较器（具有16个比较器转换的MDAC传递函数将在本节后面解释[28]），但是，为这种背景校准方案增加了一个额外的第17个比较器。在任何给定时间，主信号路径操作只需要16个比较器，因此17个比较器中的一个离线移除并在后台校准。所有比较器均按顺序旋转，以确保其所有偏移定期校准。在图6中，突出显示了正在校准的比较器。

图 6.Flash1背景比较器偏移校准。

基准抽头和比较器的输出数据位在校准中如比较器周围所示进行多路复用，以确保信号路径功能不会因离线移除比较器进行校准而受到影响。正在自动归零的比较器的输入与采样网络断开连接并短路以提供零输入。背景偏移校准不仅可以消除工艺、电源和温度变化的偏移，还可以消除晶体管老化引起的偏移漂移，这在28 nm等高级CMOS技术中可能很严重。

图 7.闪存1采样比较器架构，确保闪存1和MDAC1之间的带宽匹配。

一个重要的无SHA考虑因素是，由于第1级的闪存和MDAC都对GHz输入进行采样，因此小的带宽失配会消耗很大的校正范围。为了尽量减少带宽失配，在flash1中使用了采样比较器架构[29]，如图7所示。V英克斯首先在MDAC和闪存中被动采样，然后锁存器触发以产生比较器的输出。虽然这种顺序操作增加了比较器的延迟，而不是直接在锁存器上采样，但好处是能够非常接近MDAC和闪存的轨道带宽，因为它们在跟踪输入信号时都是分布式RC网络。此外，为了能够纠正MDAC和闪光灯之间存在的任何带宽不匹配，MDAC（q1p）和闪光灯（q1p_FL）的采样时钟被分开，并在闪光灯采样时钟路径中插入延迟线，以允许调整闪光灯采样时间。此调整通过监测 stage1 V 的残余在前景中完成RES并通过调整闪光灯采样时钟延迟来最小化高频输入信号条件下的幅度。

图 8.阶段 1 残基转移函数。

在4-b级中，MDAC的增益通常设置为2(4-1)= 8。然而，为了使 stage1 MDAC 能够在核心电源下工作，在这项工作中残余增益降低到 4，如图 5 所示，其比率CS/CF= 4。图8比较了增益为8的典型4-b级的两个Stage1传递函数（TF）与增益为4的4-b级。虽然这种残余增益降低使Amp1输出端的摆幅减半并改善线性度，但它使以输入为基准（即第2至5级）的后端噪声加倍。然而，后端级为降低噪声贡献而增加的功率小于在阶段1 MDAC中通过将其摆动减半而获得的节能。图8还显示了4-b MDAC中16个比较器闪光跃迁的位置。

MDAC放大器的简化晶体管级实现如图9所示。该放大器采用两级设计，采用分离式级联补偿方案。两级均采用推挽互补架构，使电源效率翻倍（即双gm/I）。然而，推挽式架构需要PMOS和NMOS的不同偏置点，这是通过使用动态电平转换电容（CLS1和CMSS).每个电平转换电容使用开关电容电路充电至所需的电平移位电压，该电路工作在不重叠的互补时钟q1和q2上[32]。如图9所示，小型电容器C小充电至所需的电平偏移偏置电压（V比亚斯普和V比亚森），并且该小电容器定期与电平转换电容器并联开关以刷新其电荷，从而建立电平转换电压。MDAC放大器的第一级采用主动级联编码，两级均使用独立的共模反馈电路，以实现更好的共模建立和稳定性。该放大器专为快速线性建立而设计，并针对低功耗进行了优化，这是通过利用减小摆幅、抖动和IGE校准技术实现的。

抖动被添加到两个 MDAC（使用C抖动图5所示的电容器）和闪光灯[28]。添加到闪光灯的抖动使残余IGE误差和阶段1 MDAC残差中的非线性线性化。添加到MDAC的抖动沿流水线向下传播，并对后端ADC中的差分非线性（DNL）误差进行线性化处理。只有MDAC抖动和闪光抖动之间的不匹配才会最终使用校正范围，并且这些不匹配相对于校正范围很小。随机1位发生器（图5中标记为IGE）驱动电容器CIGE将电荷注入MDAC，用于对MDAC中的IGE进行数字估计[31]。估算后，IGE将在后台进行数字校正。

B. 前端

八路IL ADC的前端如图10所示。图中显示了一个公共输入缓冲器驱动八个子ADC中每个子ADC内的采样网络。这将隔离输入V在从八个子ADC的负载，这改善了带宽和线性度。为了最大限度地减少输入缓冲器的负载和子ADC之间的串扰，八个子ADC中只有一个连接到缓冲器并随时跟踪缓冲器的输出。也就是说，只有八个中的一个VBTSTRP[1：8] 随时打开。七个关断输入开关在输入缓冲器上存在显著的非线性寄生，会降低高频线性度，为了减少这种影响，这些输入开关的后栅偏置至 –1 V 电压以降低C某人非线性。

在选择本工作中使用的单个公共输入缓冲器与驱动八个子ADC中每个子ADC的单独输入缓冲器之间存在着权衡。在高频输入端实现目标带宽和线性度的缓冲器的gm和功率由容性负载决定。当缓冲器的负载由采样电容主导时CS，并且任何时候只有一个子ADC采样，因此可以争辩说，单个公共缓冲器的功耗比八个独立的缓冲器低8×因为当其子ADC采样时，每个单独的缓冲器都必须燃烧相同的功率才能提供所需的交流电流，负载CS.然而，实际上，公共缓冲器的功耗并不低8×，因为到8个子ADC和7个关断输入开关的金属布线增加了额外的寄生电容。但是，只要这两个额外的寄生电容明显小于7×CS，使用公共缓冲区可以显著节省净功耗。此外，对于单独的输入缓冲器，总电容呈现为V在也会增加，这将大大降低 BW。基于带宽、功率和线性度的考虑，本文使用单个公共缓冲器。

图 9.MDAC1 放大器晶体管级实现细节。

输入缓冲器实现细节如图 11 所示。该采用伪差分互补推挽式架构，使gm/I翻倍。然而，推挽式设计需要NMOS和PMOS器件的不同偏置点，这些偏置点是通过电平转换（LS）电路实现的，该电路由电流源在高值电阻两端产生偏置电压，该偏置电压由大型前馈电容旁路。两级联码自举到输入端V在为了减少缓冲器输入器件的漏极调制，这提高了线性度，但需要为缓冲器使用更高的电源电压。

图 10.前端电路显示驱动八个子ADC采样器的输入缓冲器。

输入缓冲器由2 V和–1 V电源轨供电，每个晶体管均偏置，以确保其饱和约>150 mV。VDS–VDSAT边缘。而输入设备和内部级联直接从输入驱动V在通过LS电路，外部级联从内部级联的源驱动。驱动外部级联门的另外两个选择是输入V在或缓冲区的输出V英克斯.这两种选择都会降低缓冲器线性度，因为外部级联码的漏极未自举到输入端，从而在高输入频率下产生较大的非线性栅极电流。缓冲器中各种晶体管的后栅是自举的，如图11所示，以进一步提高缓冲器线性度。当最内层的输入器件的后栅极本地连接到源极时，级联码的后栅连接到堆栈互补侧的等效小信号点，这增加了后栅二极管的反向偏置，从而降低了非线性度。

图 11.输入缓冲区实现详细信息。

每个子ADC在10 GS/s时分配100 ps，用于跟踪和采样缓冲器输出，因此快速导通自举开关至关重要。传统的自举开关如图12所示[25]。该开关的操作遵循图 12 中所示的步骤顺序，从 1 到 5。当 CLKB 及其增强版本中新网英国夏令时高，自举电容CBTSTRP是收费的。当 CLKB 变为低电平时，首先 V1 变为高电平，然后输出VBTSTRP被弱拉到 VDD-VTHNMOS，后者弱地打开 MN2 和 MN1，从而拉下 MP0 的栅极，最终拉动VBTSTRP通过将其连接到充电的高CBTSTRP电容器。这是开启期间的正反馈电路，所以一次VBTSTRP足够高，MN1和MN2强烈拉动MP0的栅极，直到整个电路达到自举稳态操作。请注意，如果MP0的门可以在序列的早期拉低，则可以提高此自举发生器的开启速度。

图 12.传统的自举开关栅极驱动生成电路[25]。

图 13.自举开关栅极驱动生成电路，增加了快速启动电路。

在这项工作中，这是通过添加一个单独的晶体管MN0来实现的，当CLKB变低时直接拉下MP0的栅极，如图13所示。但是，如果 MN0 在 MN1 和 MN2 完全导通时保持导通状态，则会通过向输入端提供低阻抗来中断自举操作V英克斯.为了避免这种争用，MN0 被 CLKB 的延迟版本关闭，中新网延迟，从而在加速自举电路导通后使 MN0 不再影响自举操作。

C. 顺序交错和随机交错

IL ADC通常以顺序（旋转）模式在子ADC之间循环。图3中的8个子ADC对输入信号进行采样V在按顺序旋转八顺序模式，如图14上半部分的子ADC选择模式所示。对于顺序交错，子ADC之间的任何不匹配都会导致频谱中的杂散，如本节前面所述，本工作中对此进行了校准。然而，尽管进行了校准，残留交错杂散仍然存在，因为这些交错杂散对校准后仍未校正的失配具有非常高的敏感性。此外，一些二阶交错失配（如子ADC之间的线性度失配）由于其复杂性而未进行校准。对于大信号输入，具有交错失配校准的顺序IL ADC的SFDR通常受到采样失真引起的HD2或HD3杂散的限制。

图 14.交错子ADC选择模式，用于顺序和随机工作模式。

然而，随着输入信号变小，HD2和HD3通常分别随着信号的平方和立方减小而改善，因此小信号SFDR会很快受到残余交错杂散的限制，这对于许多宽带应用来说是不希望的。此外，在某些应用中，HD2和HD3杂散可能被规划为落在目标目标频带之外，但残余交错杂散可能落在带内，这同样是不希望的。

为了克服这种残余交错杂散限制，这项工作包括以全10 GS/s采样速率随机化子ADC选择模式的能力。随机化有助于将任何残余交错杂散转换为噪声，从而产生更清晰的频谱，代价是本底噪声的增加。为了实现随机化，八个子ADC中的每一个都设计为以1.43 GS/s [=（10 GS/s）/7]运行，因此在七个时钟周期后，子ADC再次可供选择。这种冗余导致两个子ADC随时可供选择，这两个子ADC之间的选择由1-b随机发生器（伪随机或PRND）控制。图14的下半部分以图形方式描述了随机选择序列。假设初始起始序列为1到7，则对于第8个采样，子ADC 8和1均可用。例如，如果PRND为第8个样本选择子ADC 1，则子ADC 8保留在堆栈中的相同位置，子ADC 2被添加到堆栈中。对于第 9 个样本，如果选择了子 ADC 8，则子 ADC 2 将取代其位置，子 ADC 3 将取代堆栈中的子 ADC 2。在子ADC转换后，样本以正确的顺序重新组装，从而反转随机加扰序列。示例子ADC选择序列的子ADC内的时序如图15所示，其中MDAC1跟踪（T）输入信号一个周期，然后采样并保持（H）至少六个周期，其中包括生成闪存数据和MDAC放大以产生残余所需的时间[28]。随机化时，增益、失调和时序失配的 IL 校准算法保持不变。为了估计时序偏差，前面提到，在给定的子ADC输出和紧随其后的样本之间执行相关性，随机化时，其他七个子ADC中的每一个都会随机产生相关性。平均而言，即使在随机化时，这种相关性仍然可以准确估计给定子ADC的时序偏差。

图 15.各个子ADC相对于整个子ADC选择模式的时序图。

图 16.模具照片 - 突出显示区域：7.4 平方毫米，模具尺寸 4.5 毫米× 4.5 毫米。

测量结果

12-b 10-GS/s ADC 采用 28 纳米 CMOS 技术制造。ADC的芯片照片如图16所示，突出显示了芯片的关键部分。输入缓冲器位于顶部，其次是其下方的八个IL子ADC，然后是数字。时钟接收器和所有时钟相位发生电路位于右侧，偏置发生位于左侧。

图17显示了其中一个子ADC测得的数字Stage1残余传递函数（DSRTF），后端（级2至5）代码在y轴上，flash1输出代码在x轴上。启用闪光比较器背景偏移校准后，校正范围的大部分仍未使用。接下来，图18显示了DSRTF以及ADC在对4 GHz信号进行采样之前使用的所有校正范围，然后对闪存采样时钟延迟进行微调以匹配MDAC。最后，图19显示了经过调整的闪光采样时钟延迟的DSRTF，即使输入信号为4 GHz，校正范围的大部分仍未使用。

图 17.使用低频 （127 MHz） 输入和 flash1 背景校准测量的 DSRTF。

图 18.使用高频 （4 GHz） 输入测量的 DSRTF，无闪存 1 采样时钟延迟调整。

图 19.使用高频 （4 GHz） 输入和 flash1 采样时钟延迟调整测量的 DSRTF。

图20显示了三种情况下八个子ADC之一的实测积分非线性（INL）传递函数。禁用 IGE 校准和抖动后，INL 的连续性超过 ±2 LSB。启用 IGE 校准后，可将不连续性降低到约 ±1.5 LSB。最后，还启用了抖动，INL小于±0.7 LSB。 抖动和IGE校准可显著改善子ADC线性度，并确保INL传递函数平滑。拥有没有传递函数不连续性的线性子ADC是实现良好交错性能的先决条件。

图 20.测量的子ADC INL传递函数，带或不带抖动和IGE校准。

图21显示了IL ADC以10 GS/s的速度对4 GHz输入信号进行采样的快速傅里叶变换（FFT），子ADC校准和抖动已启用，但没有交错校准。频谱显示较大的交错失配杂散，限制了SFDR。如图22所示，启用交错校准时，交错失配杂散降低到80 dB以下，SFDR受HD2限制为66 dB，HD3限制为69 dB，而实现的SNR为56 dB，SNDR为55 dB。SNR、SNDR和SFDR的输入频率扫描如图23所示。表I总结了这款12-b 10-GS/s ADC的性能规格，并列出了Schreier FOM （FOMS_HF）和Walden FOM （FOMW_HF） [8]。

 

Resolution	12b
FSAMPLE	10GS/s
SNR	56dB
SNDR	55dB
SFDR	66dB
66dB	4GHz
Power	2.9W
FOMS_HF	147dB
FOMW_HF	631fJ/Conv-Step
BW	7.4GHz
DR	60dB
NSDsmall-signal	-157dBFS/Hz
Technology	28nm

 

图 21.在禁用 IL 校准的情况下，以 10 GS/s 的速度测量 ADC FFT，输入为 4 GHz。

图 22.在 10 GS/s 下测量 ADC FFT，输入为 4 GHz，启用 IL 校准。

图 23.测得的ADC输入频率扫描速度为10 GS/s。

图24显示了该ADC测得的–3 dB带宽，约为7.4 GHz。决定带宽性能的主要电路是前端推挽输入缓冲器和扇出驱动每个子ADC内的采样网络。

图 24.测得的ADC输入带宽。

如第III-C节所述，该ADC能够随机选择子ADC，通过降低残余交错杂散的幅度来提高频谱性能。为了解释随机化的影响，接下来显示了一系列测量的FFT光谱。图25显示了ADC的FFT，该FFT以10 GS/s的速度顺序采样接近满量程的1 GHz信号，其中SFDR受HD3分量限制为71 dBc，交错失配杂散通过校准抑制至80 dB电平。然而，如图26所示，当输入信号幅度下降6 dB时，HD2和HD3通过信号减小的平方和立方而改善，而SFDR现在被交错失配杂散限制在70 dBc，这是不希望的，因为许多应用期望SFDR在较小的信号幅度下得到改善。现在，当启用子ADC的随机化时，如图27所示，这些残余交错失配杂散被拖入本底噪声，对于所示情况，SFDR提高了10 dB至80 dBc，而代价是NSD降低1.5 dB。

图 25.带满量程信号的顺序 IL 10-GS/s FFT。

图 26.顺序 IL 10-GS/s FFT 显示具有小量程信号的主要残余 IL 音调。

图 27.随机 IL 10-GS/s FFT 显示小量程信号的残余 IL 音调减少。

最后，ADC在10 GS/s时的功耗为2.9 W，其中输入缓冲器约400 mW，8个子ADC为1800 mW，时钟和数字为650 mW，基准电压源和偏置生成功耗为50 mW。

图 28.SNDR ≥ 50 dB 的 ADC 的施赖尔 FOM（在包含 ISSCC 2017 数据后从 [8] 过滤）。

与先进ADC的比较

施赖尔FOM（如（1）所示）用于比较该12-b 10 GS/s ADC与文献中其他ADC的性能。图28显示了基于Murmann [8]数据的FOM比较图，其中ADC已按SNDR = 50 dB条件进行滤波，表II将这项工作与最近发布的ADC与最近发布的ADC进行了比较fS= 图 28 中的 2.5 GS/s。这项工作在28纳米CMOS中实现了[5]和[33]的采样率几乎两倍，同时实现了类似的FOM。虽然[21]和[34]在16纳米CMOS中实现了更好的FOM，但它们比这项工作慢2.5×。几乎所有这些ADC都使用IL流水线架构。表 II 中这些 IL 流水线 ADC 使用的工艺技术范围为 130 nm BiCMOS 至 16 nm CMOS。

 

规范	这项工作	[5] 阿里	[33] 吴	[21] 吴	[22] 施泰耶	[34] 瓦兹	[35] 陈	[20] 塞特伯格
FSAMPLE	10GS/秒	5GS/秒	5.4GS/秒	4GS/秒	4GS/秒	4GS/秒	3GS/秒	2.5GS/秒
输入鳍片	4千兆赫	2千兆赫	2.7千兆赫	1.9千兆赫	1.8千兆赫	1.9千兆赫	1.5千兆赫	1千兆赫
SNDR @ fin	55分贝	58分贝	50分贝	56分贝	56分贝	57分贝	51分贝	61分贝
SFDR @ 鳍	66分贝	70分贝	65分贝	68分贝	64分贝	67分贝	—	78分贝
功率 （W）	2.9	2.3	0.5	0.3	2.2	0.5	0.5	24
FOMS @ fins	147分贝	148分贝	147分贝	154分贝	145分贝	153分贝	146分贝	138分贝
BW	7.4千兆赫	5千兆赫	—	—	4千兆赫	—	—	—
过程	28纳米	28纳米	28纳米	16纳米	65纳米	16纳米	40纳米	130纳米双氯合金
建筑	IL 管材	IL 管材	IL 管材	IL 管材	IL 管材	IL 管道/SAR	IL 管材	IL 管材

 

总结和结论

本文介绍了一种 12-b 10GS/s ADC，该 ADC 在 28 nm CMOS 技术中交织了 8 个流水线子 ADC。无SHA流水线子ADC（包括MDAC放大器）采用内核电源供电，以实现低功耗，这是通过残余缩放、闪存背景校准、抖动和IGE校准等技术实现的。在IL ADC中实现带宽和线性度的挑战可通过推挽互补输入缓冲器来驱动IL子ADC，快速自举开关可实现10 GS/s采样操作。交错不匹配通过背景校准技术解决。随机选择子ADC可减少残余交错杂散。