JESD204B子类和确定性延迟简介

毫无疑问，信息时代的一个标志是收集、处理和分发越来越大的数据块的需求激增。在通信网络中，这意味着基础设施和连接到它的组件有更多的带宽。在医疗行业，这转化为来自扫描、X 射线和其他仪器的更详细信息。与此相关的是，对带宽快速扩展的测试和分析转化为对电子测试设备更高速度和容量的需求。

这种对数据的永不满足的需求导致JEDEC需要引入JESD204标准，用于数据转换器和逻辑器件之间的高速串行链路。该标准的“B”修订版于2011年发布，将串行链路数据速率提高到12.5 Gbps，以满足当今基于转换器的应用的更高带宽要求。在许多此类应用中，数据需要以已知且一致的延迟遍历系统，从电源周期到电源周期。这个概念被称为确定性延迟（DL），JESD204B标准中也引入了这一要求的规定。在此修订版发布之前，需要确定性延迟的系统设计人员使用外部应用层电路来实现这一要求。在JESD204B标准中，引入了三个子类。子类 0 旨在向后兼容 JESD204A 标准，并且没有实现确定性延迟的规定。子类 1 引入了一个称为 SYSREF 的外部参考信号，它为采样时序提供系统级基准。子类2定义了如何将SYNC~信号用作采样时序的系统级基准。在每种情况下，它都是可用于实现确定性延迟的示例时序参考。本文旨在阐明三个JESD204B子类之间的操作区别，并为读者提供有关实现其各自确定性延迟功能的工作知识。

需要确定性延迟的系统设计人员在此修订版发布之前使用外部应用层电路来实现此要求。

确定性延迟概述

JESD204B标准将确定性延迟定义为基于帧的样本到达串行发射器与基于帧的样本从串行接收器输出之间的时间差。延迟在帧时钟域中测量，并且必须以至少与帧时钟周期一样小的增量进行编程。延迟必须在上电周期之间以及任何重新同步事件之间重复。该定义如图 1 所示。

图1.确定性延迟说明。

JESD204系统中的确定性延迟由固定延迟和可变延迟组成。可变延迟是数字处理模块中时钟域之间从电源周期到电源周期的任意相位关系的结果。在JESD204A和JESD204B子类0系统中，无法考虑可变延迟。因此，链路上的延迟存在电源周期变化。

子类 0

子类0主要在JESD204B标准中提供，以确保向后兼容JESD204A器件。如果系统设计人员希望将具有传统JESD204A接口的自定义ASIC连接到具有更新功能的JESD204B转换器，则可能需要这样做。

JESD204B标准的要求

JESD204B标准提供了在子类0模式下运行的要求和建议，这些要求和建议可能与其他子类的要求不同。最值得注意的是，对SYNC~信号的要求与子类1不同。

SYNC~ 要求（也适用于子类 2）：

JESD204B接收器的SYNC~输出必须与接收器的帧时钟同步

还要求发射器的帧时钟与SYNC~同步;这可以通过允许发射器的SYNC~输入复位帧时钟计数器来实现;必须指定从 SYNC~ 输入到帧时钟边界的延迟

建议使用与器件时钟（例如LVDS）相同的逻辑

不得交流耦合

必须指定接收器器件引脚上的 SYNC~ 延迟 （tDS_R） 器件时钟

在帧时钟比设备时钟快的系统中，SYNC~使用帧时钟启动和捕获;无论如何，仍然指定tDS_R

必须指定SYNC~到发射器设备时钟的建立和保持时间

子类 0 操作的含义

单个JESD204链路内的通道对齐通过在每个JESD204通道上使用弹性缓冲区在JESD204接收器中自动处理。在初始通道对齐序列 （ILAS） 期间，将监控所有通道，当最后一个到达通道的多帧对齐控制字符到达时，将同时释放所有缓冲区。如图 2 所示。

图2.单个链接内的车道对齐。

尽管建议接收器和发射器的帧时钟都与 SYNC~ 信号同步（请参阅上面的 SYNC~ 要求），但没有机制可以在整个系统中同步本地多帧时钟 （LMFC）。因此，使用确定性延迟方法无法跨多个转换器设备进行链路对齐。相反，配置为单个JESD204B链路一部分的单个器件内的多个转换器无需外部电路即可对齐。LMFC 未对准将对链路的总延迟贡献最多一个可变延迟的 LMFC。

用于多芯片同步的子类 0 解决方案

实现确定性延迟的一个优点是，它提供了一种可以进行多芯片同步的方法。但是，没有必要实现确定性延迟来实现多芯片同步。JESD204标准规定将控制位添加到采样数据中，以便将有关样本的信息从发射器传送到接收器。在ADC应用中，可以使用控制位作为时间戳来标记与外部基准电压源重合出现的采样。如果在子类 0 操作模式下使用子类 1 设备，则可以使用 SYSREF 输入完成此操作。也可以在连接到单个逻辑器件的多ADC应用中使用SYNC~信号。多芯片同步的基本要求是ADC具有外部基准电压源，并支持JESD204发送器中的控制位。

ADI公司的AD9625和AD9680是支持多芯片对准时间戳功能的器件。图 3 显示了如何使用 SYSREF 输入对与此外部基准重合的样本进行时间戳的示例。如图所示，当器件时钟对SYSREF进行采样时，在该样本中设置指定的控制位。JESD204B系统中的每个器件都可以做到这一点。

图3.在多个ADC上添加时间戳控制位。

一旦每个ADC器件的样本都带有时间戳，下游逻辑器件就可以对齐样本，如图4所示。

图4.对齐带时间戳的样本。

子类 1

如前所述，在子类 0 模式下运行时，链路内的通道对齐和多芯片对齐是可以实现的。然而，许多应用不仅依赖于同步来自多个器件的样本，而且还需要已知的确定性延迟，以便在转换器和逻辑器件之间遍历数据。例如，一些ADC应用使用反馈环路来校准前端模拟增益。通常，这是使用输入信号进入接收器来完成的。然后使用数字化数据来确定所需的任何调整。了解从模拟输入到做出调整决策的逻辑器件的延迟至关重要。无论同步事件如何，此数据的到达时间在每个电源周期后都需要相同。在这些应用程序中，必须实现确定性延迟。

在子类0系统中，样本数据在最新通道到达后从JESD204B接收器释放。但是，释放时间可能因电源周期而异。在子类 1 系统中，定义接收缓冲区，其释放时间以外部 SYSREF 信号为参考。因此，它不受JESD204B系统中遇到的电源周期变化的影响。图 5 说明了此概念。

图5.在子类 1 系统中使用 SYSREF 的数据释放时序。

缓冲区释放时间通过其与 LMFC 的关系以 SYSREF 信号为参考。SYSREF用于对系统中所有JESD204B器件上的LMFC进行相位对齐。缓冲区释放时间参考此与 SYSREF 对齐的 LMFC。

实施子类1的系统要求和准则

JESD204B系统中确定性延迟的准确性和可靠性取决于器件时钟与SYSREF之间的关系。器件时钟是系统参考时钟，采样时钟（典型值）、JESD204B时钟和串行器时钟均来自该时钟。它用于捕获SYSREF并对帧和多帧时钟的前缘进行相位对齐，如图6所示。JESD204B标准提供了SYSREF和器件时钟的要求和建议。该标准还提供了有关PCB布局和系统时序的指南。但是，如何在JESD204B系统中实现这些要求取决于应用的系统级要求，例如确定性延迟不确定性（DLU）。确定DLU和应用特定实现的其他细节将在“JESD204B子类（第2部分）：子类1与子类2系统注意事项”中详细介绍。

图6.使用 SYSREF 对帧时钟进行相位对齐。

子类 1 操作的其他关键要求和建议：

必须为JESD204B系统中的所有器件指定从SYSREF前沿到帧和多帧边界的延迟。在ADI转换器产品中，这被称为SYSREF至LMFC延迟。

接收缓冲区用于缓冲数据，并使用 SYSREF 对齐的 LMFC 作为发布数据的确定性参考。JESD204B标准定义了所谓的接收缓冲延迟（RBD）。RBD 是确定缓冲区深度的因素，指定在 1 到 k 帧周期 （TF） 之间。RBD用于补偿系统中的可变延迟。随着多帧中帧数的增加，可以容忍更多的可变延迟。ADI DAC器件支持16或32的k值。对于大多数应用程序，建议设置为 32。

由于确定性延迟的确切实现可能因制造商而异，甚至同一制造商的不同设备也有所不同，因此当系统中需要多芯片同步时，使用相同的转换器型号非常重要。

将设备间通道偏差降至最低也很重要。对于ADI DAC应用，器件间偏斜加上最大可变延迟的组合应小于（LMFC）的周期。

器件时钟和SYSREF应由同一器件生成，以确保两个信号的相位对齐。还应尽量减少 SYSREF 和设备时钟的器件间偏斜。

在讨论子类0操作和多芯片同步时提出了SYNC~组合的概念。对于子类 1 系统，这不是必需的。

系统参照和设备时钟

SYSREF信号可以是单个脉冲、周期性方波或间隙周期方波。SYREF 的周期必须是 LMFC 的整数倍。ADI器件支持所有三种类型的SYSREF信号。

SYSREF信号的时序必须相对于器件时钟进行精确控制，以便器件时钟采样边沿是固定的，并且用户知道。如前所述，SYSREF信号必须与器件时钟同步。因此，建议由在整个系统中提供设备时钟的同一设备创建 SYSREF 生成。AD9525是一款适合此任务的ADI器件。

JESD204B标准中的时钟分布偏斜和其他偏斜要求更像是指南，而不是规则。引入它们是为了说明为反序列化器推荐的纠偏功能量提供理由。您可以在JESD204B标准的第4.12节中找到这些描述。确定SYSREF和时钟偏差的实用指南在“JESD204B子类（第2部分）：子类1与子类2系统注意事项”中提供。

子类 2

子类 2 系统不使用外部信号来提供时序参考，而是使用 SYNC~ 信号来提供确定性延迟和多芯片同步。这种实现方案的主要优点是减少了JESD204B系统中的引脚数和净数。回想一下，子类 1 中的 SYSREF 背后的思想是，它用于同步系统中所有设备之间的内部帧和多帧时钟。由于 SYNC~ 是基于接收器的 LMFC 生成的，因此它携带 LMFC 定时信息，可用于在接收器和发射器之间实现与使用外部基准相同的同步。SYNC~需要比子类1 SYNC~更高的功能和精度。这些要求和系统同步时序要求导致可实现的器件时钟频率较低。这将在“JESD204B子类（第2部分）：子类1与子类2系统注意事项”中详细介绍。

使用 SYNC~ 作为时序参考时满足时序要求的挑战与使用 SYSREF 时的挑战相似。系统时序精度仅限于PCB上SYNC~和器件时钟的分布偏差，以及它们的传播延迟。精度的分辨率将取决于器件时钟周期。与子类 1 一样，系统 DLU 要求将确定分布偏斜限制。

在子类 1 系统中，器件时钟/SYSREF 源是主基准，其同步请求来自逻辑器件。在子类 2 系统中，逻辑器件是主时序控制器，负责对链路两侧的 LMFC 相位进行校正。如何实现这一点取决于系统是基于DAC的系统还是基于ADC的系统。

ADC 子类 2 实现概述

在子类2 ADC应用中，SYNC~解置由检测时钟（通常是器件时钟）捕获，用于复位其LMFC的相位。检测到并捕获SYNC~后，除了重置其本地LMFC外，JESD204B发射器将开始传输K28.5字符，并将继续这样做，直到系统时钟稳定为止。时钟稳定后，同步过程的ILAS部分将在LMFC边界上开始。在ADC系统中，ADC的LMFC的对齐不是一个迭代过程，而是通过单个SYNC~断言完成的，如图7所示。周期性 SYNC~ 也可用于监控发射器 LMFC 的相位对齐。有关更多详细信息，请参阅JESD204B标准的第6.4节。

图7.使用 SYNC~ 对帧时钟进行相位对齐。

DAC 子类 2 实现概述

在子类 2 操作中，逻辑器件的 LMFC 是主 LMFC 基准，转换器 LMFC 必须与其相位对齐。在子类2 DAC应用中，逻辑器件还使用检测时钟（通常为器件时钟）从一个或多个DAC器件捕获SYNC~。逻辑器件将检测其自身的 LMFC 和 DAC LMFC 之间的相位差，并在同步的 ILAS 部分向 DAC 发出调整命令。ILAS的长度为四个多帧，链路参数（包括LMFC相位调整信息）在第二个LMFC周期内传输到接收器。逻辑器件向JESD204B系统中的DAC发出的LMFC相位调整命令如下：

PHADJ（相位调整）：此命令指示是否需要相位调整。

ADJCNT（调整计数）：此命令指示所需的调整步骤数。

ADJDIR（调整方向）：此命令指示 LMFC 阶段是应提前还是延迟。

根据调整时钟分辨率及其与LMFC周期的关系，DAC的LMFC的调整可能需要多个ILAS周期。在DAC上执行任何相位调整后，它会通过置位SYNC~低电平来发出错误报告。逻辑设备上的发送器将使用此重新确认再次检测 LMFC 相位差。如果不需要进一步调整，则PHADJ位在ILAS期间复位，接收器不会发出错误报告。此时，LMFC已对齐，用户数据传输可以开始。如果需要再次调整，逻辑器件发送器将启动该过程的另一次迭代。有关更多详细信息，请参阅JESD204B标准的第6.4节。

一旦JESD204B系统中所有器件上的LMFC相位对齐，就可以通过与子类1相同的方法实现确定性延迟。也就是说，接收缓冲器的释放时间以相位对齐的LMFC为参考，而不是图5所示的最后一个到达通道数据的不确定到达时间。唯一的区别在于LMFC相位对准的实现方式。

实施子类2的系统要求和准则

JESD204B系统中确定性延迟的准确性和可靠性取决于器件时钟与JESD204B系统中每个SYNC~信号之间的关系。与子类1一样，器件时钟是系统参考时钟，采样时钟、JESD204B时钟和串行器时钟均从中导出。它用于捕获 SYNC~，向逻辑器件提供有关整个系统中 LMFC 相位关系的信息。JESD204B标准提供了子类2操作的要求和建议，总结如下。

对于模数转换器：

ADC必须相对于逻辑器件检测到的SYNC~调整其内部帧时钟和LMFC（可能还有采样时钟）。

LMFC调整的分辨率应由设备制造商定义，这将限制系统同步精度。

SYNC~检测分辨率应由器件制造商定义，这将限制系统同步精度。

必须指定从 SYNC~ 解置到 ADC LMFC 边界的延迟，如图 7 所示。

对于数字转换器：

DAC 必须能够按照逻辑器件的指示调整其内部帧时钟和 LMFC（如 DAC 子类 2 实现概述部分所述）。

必须指定DAC LMFC调整分辨率（以DAC器件时钟周期为单位）。

每当进行相位调整时，DAC都必须发出错误报告。

对于DAC应用中的逻辑器件：

它们必须能够以检测时钟（通常是设备时钟）的增量检测 SYNC 相对于其自身 LMFC 的相位。

他们必须能够根据DAC调整分辨率计算ADJCNT。

他们必须能够在ILAS期间向DAC发送纠正信息（如表1所述）

结语

为了满足当今和未来应用中对更快数据处理能力的需求，JESD204B将多千兆位接口定义为数据转换器和逻辑器件之间的必要通信通道。确定应用程序需要哪个子类是系统设计中的重要步骤。对于那些不需要确定性延迟的系统，三个子类中的任何一个都足够了，但子类 0 的实现问题最少。如果需要确定性延迟，则子类 1 或子类 2 设计应考虑其他系统级考虑因素。在“JESD204B子类（第2部分）：子类1与子类2系统考虑因素”中，我们将仔细研究其中的一些问题，以帮助系统设计人员就JESD204B的哪个子类适合其设计做出明智的决定。

审核编辑：郭婷