大型多GHz时钟树中的时钟偏斜

大型时钟树通过多个时钟设备、使用多种传输线类型以及跨多个板和同轴电缆路由时钟信号的情况并不少见。即使遵循最佳实践，这些介质中的任何一种都可能引入大于 10 ps 的时钟偏差。但是，在某些应用中，希望所有时钟信号的偏斜小于1 ps。其中一些应用包括相控阵、MIMO、雷达、电子战 （EW）、毫米波成像、微波成像、仪器仪表和软件定义无线电 （SDR）。

本文确定了设计过程、制造过程和应用环境中可能导致时钟偏差1 ps或更高的几个关注领域。关于这些关注领域，将提供一些建议、示例和经验法则，以帮助读者直观地了解时钟偏斜错误的根本原因和程度。

传输线的延迟方程

提供了估计传播延迟（τpd） 表示单个时钟路径和增量传播延迟 （∆τPD) 用于多个时钟路径或环境条件的变化。在大型时钟树应用程序中，∆τPD 时钟走线之间是整个系统时钟偏差的一部分。等式1和等式2提供了控制输电线路的两个主要变量τPD：传输线的物理长度（l）和有效介电常数（Ɛ伊芙).参考公式1，vp表示传输线相速度，VF表示速度因子（%），c表示光速（299，792，458 m/s）。

 

公式3计算增量传播延迟（∆τPD） 在两条传输线之间。

传输线介电材料具有随温度变化的特性。介电常数的温度系数（TCDk）通常以相变图（∆φ页米） 以百万分之一 （ppm） 与温度的关系，其中∆φ页米值将所需温度下的相与参考温度（通常为 25°C）下的相进行比较。 对于已知温度，∆φ页米和传输线长度，公式4估计传播延迟与参考温度的变化。

同轴电缆介质材料具有根据电缆弯曲而变化的特性。电缆弯曲的半径和角度决定了有效介电常数的变化。通常，这是作为阶段变化提供的（∆φ度） 通过将特定电缆弯曲的相位与直线进行比较。对于已知∆φ度、信号频率（f）和电缆弯曲，公式5估计传播延迟的变化。

延迟变更注意事项

传输线选择

建议： 为了在多条走线之间获得最佳延迟匹配结果，请匹配走线长度和传输线类型。

经验法则：

两个走线长度之间相差 1 mm 相当于一个∆τPD ~6 ps（两个迹线长度之间的 6 mil 差异等于一个∆τPD ~1 PS）。

带状线比微带或导体背覆的共面波导 （CB-CPW） 慢 ~1 ps/mm。

不同的传输线类型产生不同的Ɛ伊芙 和vp.使用公式2，这意味着相同物理长度的不同传输类型具有不同的τPD.表1和图1提供了三种常见传输线类型的仿真结果——CB-CPW、微带和带状线，突出了Ɛ伊芙， vp,和τPD.此模拟估计τPD 对于 10 cm CB-CPW 迹线比相同长度的带状线迹线大 100 ps。使用罗杰斯公司的微波阻抗计算器生成仿真。

 

	CB-CPW	微带	带状线
Ɛ伊芙	2.52	2.76	3.55
vp（米/秒）	1.89 × 108	1.80 × 108	1.59 × 108
τPD/毫米 （磅/毫米 ）	5.29	5.54	6.28
高（毫米）	0.508	0.508	0.508
宽（毫米）	0.863	1.16	0.538
秒（毫米）	0.228

 

罗杰斯4003C具有相对渗透率（Ɛr），也称为介电常数（Dk），为3.55。在表1中，注意CB-CPW和微带具有较低的Ɛ伊芙因为它们暴露在空气中，其 Ɛr= 1。

并非总是能够在同一层或具有相同传输线类型上路由所有延迟匹配信号。表2提供了为不同走线选择传输线类型的一些通用注意事项。如果需要匹配τPD对于不同的传输线类型，最好使用电路板仿真工具，而不是手工计算和经验法则。

 

	CB-CPW	微带	带状线
路由密度		好	最好
信号隔离	好		最好
最小信号衰减	最好
制造工艺变化	最好
高频下的整体最佳性能	通常，较低的 Ɛ伊芙是最好的

 

图1.匹配传输线类型。

传输线过孔

建议：如果信号路径有过孔，请记住在计算传播延迟时包括两个目标信号层之间的通孔长度。

对于粗略的传播延迟计算，假设连接两个信号层的通孔长度与传输线具有相同的相速度。例如，通过连接 62 mil 厚板的顶部和底部信号层，将额外考虑τPD~10 PS.

相邻走线、差分和单端信号

建议：在迹线之间至少保持一条线宽，以避免 Ɛ 发生重大变化伊芙.

经验法则：

100 Ω差分信号（奇数模式）比 50 Ω 单端信号快。

紧密间隔的同相 50 Ω单端信号（偶数模式）比单个 50 Ω 单端信号慢。

紧密间隔的相邻迹线的信号方向改变 Ɛ伊芙因此，等长迹线之间的延迟匹配。图2和表3提供了两条边缘耦合微带走线与一条微带走线的仿真。此模拟估计τPD 对于两条10 cm边缘耦合偶数模式走线，比相同长度的独立单条走线大16 ps。

尝试匹配单端时τPD到差分τPD，模拟两条路径的相速度非常重要。在时钟应用中，当尝试发送与差分基准或时钟信号时间对齐的CMOS同步或SYSREF请求信号时，可能会出现这种情况。增加差分信号路径之间的间距可使差分信号和单端信号之间的相速度匹配更紧密。然而，这是以差分信号的共模噪声抑制为代价的，从而将时钟抖动降至最低。

同样重要的是要指出，紧密间隔的同相信号（偶数模式）会增加Ɛ伊芙，导致更长的时间τPD.当单端信号的多个副本紧密路由在一起时，就会发生这种情况。

 

	均匀模式（同相）	奇数模式（差分）	单跟踪
Ɛ伊芙	2.92	2.64	2.76
vp（米/秒）	1.75 × 108	1.84 × 108	1.80 × 108
τPD/毫米 （磅/毫米 ）	5.70	5.42	5.54
高（毫米）	0.538	0.538	0.538
宽（毫米）	1.18	1.18	1.18
秒（毫米）	1.18	1.18

 

图2.相邻迹线与隔离迹线。

延迟匹配与频率

建议： 要最大程度地减少与频率相关的延迟匹配误差，请选择低 Dk、低损耗因数 （DF） 材料 （Dk <3.7，DF <0.005）。DF也称为损耗角正切（tan δ）（见公式6）。对于多GHz走线，请避免使用包含镍的电镀技术。

由于抵消变量，将信号延迟与不同频率信号的皮秒级相匹配具有挑战性。图3显示，随着频率的增加，介电常数通常会降低。根据上面的等式 1 和 2，此行为产生更小的τPD随着频率的增加。基于公式3和图3中的罗杰材料，1∆τPD 10 cm 迹线上的 1 GHz 和 20 GHz 正弦波大约为 4 ps。

图3还显示了信号衰减随着频率的增加而增加，导致方波的高次谐波比基波衰减更大。这种过滤发生的程度将导致不同程度的上升（τR） 和跌落 （τF） 倍。变化τR或 τF将波形作为总延迟的变化呈现给接收设备的时钟输入，总延迟由迹线的τPD和信号的τR/2或τF/2.此外，不同频率的方波也可能有不同的群延迟。由于这些原因，在估计不同频率之间的延迟匹配时，方波比正弦波更具挑战性。

为了更好地理解衰减（α dB/ft）与频率的关系，请参考公式7和公式8以及本文提供的参考文献。2,3,4,5引入损耗切线 （δ） 和趋肤效应。这些基准电压源的一个关键点是，趋肤效应减小了公式8中的面积（A），从而增加了线路电阻（R）。3为避免由于高频趋肤效应而导致过度衰减，请避免使用镍的电镀技术，例如金上的阻焊层 （SMOG） 和化学镀镍沉金 （ENIG）。4,5避免镍的电镀技术的一个例子是裸铜上的阻焊层（SMOBC）。总而言之，选择低Dk/DF材料，避免使用镍的电镀技术，并对关键走线运行板级延迟仿真，以改善不同频率的延迟匹配。

 

图3.Dk 和 DF 与频率的关系。1

延迟匹配与温度的关系

建议：为PCB和电缆选择温度稳定的介电材料。温度稳定的电介质通常具有∆φ页米<50 页/分钟。

介电常数随温度变化，这会导致传输线的变化τPD.公式4计算∆τPD关于介电常数随温度的变化。

一般来说， PCB材料分为两类： 编织玻璃 （WG） 或无纺布玻璃.由于玻璃的Dk = 6，编织玻璃材料通常更便宜并且表现出更高的Dk。图4比较了各种不同材料的Dk变化。图4突出显示了一些PTFE/WG基材料在10°C至25°C之间具有陡峭的TCDk。

使用公式3和图4，表4计算∆τPD 由于 25°C 至 0°C 温度变化 10 厘米带状线走线在不同 PCB 材料上.在需要匹配的系统中τPD在不同温度下跨越多条走线，PCB材料的选择可能会导致τPD10 cm 迹线之间几皮秒的不匹配。

同轴电缆电介质也有类似的TCDk问题。同轴电缆长度通常远大于PCB走线长度，这将导致更大的∆τPD过温。使用两条具有表 4 列中所示相同特性的 1 米电缆可以创建τPD当温度从 25°C 变为 0°C 时，失配为 25 ps。

表 4 假设 10 cm 迹线长度为恒定温度。在实际情况下，温度在走线或同轴电缆的长度上可能不是恒定的，这使得分析比上面讨论的场景更复杂。

图4.Dk 变化与温度的关系。1

 

	环氧树脂/工作组 （FR-4）	聚四氟乙烯陶瓷/工作组	聚四氟乙烯陶瓷
25°C 时的 Dk	4.2	3.5	3.0
温度变化，25°C 至 0°C	0.992	0.1008	0.999
0°C 时的 Dk（计算）	4.1664	3.528	2.997
∆τPD（ps）， 25°C 至 0°C	2.74	–2.49	0.29

 

延迟匹配电缆

建议： 了解购买延迟匹配电缆与校准程序的开发成本之间的成本权衡，以电子方式调整延迟不匹配。

根据作者的经验，比较来自同一供应商的相同长度和材料的同轴电缆会导致 5 ps 至 30 ps 范围内的延迟不匹配。根据与电缆供应商的讨论，此范围是电缆切割、SMA 安装和 Dk 批次间变化期间发生的变化的结果。

许多同轴电缆制造商在预定的匹配延迟窗口（1 ps、2 ps或3 ps）内提供相位匹配电缆。电缆的价格通常会随着延迟匹配精度的提高而上涨。为了制造<3 ps延迟匹配的电缆，制造商通常会在其电缆制造过程中添加几个延迟测量和电缆切割步骤。对于电缆制造商来说，这些增加的步骤会导致制造成本增加和良率损失。

延迟匹配与电缆弯曲

建议： 选择电缆材料时，请了解温度引起的延迟偏移与电缆弯曲引起的延迟偏移之间的权衡。

弯曲同轴电缆会导致不同的信号延迟。电缆供应商数据手册通常指定在特定弯曲半径和频率下90°弯曲的相位误差。例如，可以在18 GHz时指定8°相位变化，弯曲90°。 使用公式5，计算出大约1.2 ps的延迟。

延迟匹配与 SMA 安装和选择

PCB边缘安装SMA安装的变化可能会增加时钟路径之间的延迟不匹配，如图5所示。这种性质的误差通常无法测量，因此难以量化。但是，可以合理地假设这可能会在时钟路径之间增加1 ps至3 ps的延迟不匹配。

图5.SMA 安装延迟不匹配。

控制由于 SMA 安装导致的延迟不匹配的一种方法是选择具有对齐功能的 SMA，如图 6 所示。由于具有对准功能的SMA通常比没有对准特征的SMA指定为更高的频率，因此成本更高，因此需要权衡。SMA 供应商通常为更高频率的 SMA 提供推荐的 PCB 到 SMA 启动板布局。仅此推荐布局就可能物有所值，因为它可以节省电路板修订，尤其是在时钟频率为 >5 GHz 的情况下。

图6.具有对齐功能的 SMA。

跨多个 PCB 的延迟匹配

建议：了解购买具有良好控制的批次间 Ɛ 的 PCB 材料之间的成本权衡r以及以电子方式调整延迟失配的校准程序的开发成本。

尝试匹配τPD在多个PCB上的走线之间增加了几个错误源。上面讨论了四个误差来源：延迟匹配与温度;延迟匹配电缆;延迟匹配与电缆弯曲;以及延迟匹配与 SMA 安装和选择。第五个误差来源是Ɛ的过程变化r联系PCB制造商以了解Ɛ的工艺变化r.

例如，FR-4的Ɛr可以在 4.35 到 4.8 之间变化。6此范围的极端值可能产生 35 ps ∆τPD用于不同 PCB 上的 10 cm 带状线走线。其他 PCB 材料数据手册为 Ɛ 提供较小的典型范围r.例如，罗杰斯4003C的数据表上注明了Ɛr范围为 3.38 ± 0.05。此范围的极端值降低了可能∆τPD对于不同 PCB 上的 10 cm 带状线走线，为 9 ps。

时钟IC引起的时钟偏斜

建议： 考虑采用具有<1 ps偏斜调整功能的新型PLL/VCO IC。

过去，数据转换器时钟由多个输出时钟器件生成。这些时钟器件的数据手册规定了器件的时钟偏斜，通常范围为5 ps至50 ps，具体取决于所选的IC。据作者所知，在撰写本文时，可用的多输出GHz时钟IC均无法根据每个输出调整时钟延迟。

随着数据转换器时钟频率>6 GHz变得越来越普遍，单输出或双输出PLL/VCO将成为首选时钟。单输出PLL/VCO时钟IC架构的优势在于，正在开发以<1 ps步长调整基准输入至时钟输出延迟的方法。基于每个时钟调整基准输入到输出延迟的能力允许最终用户执行系统级校准，以将时钟偏斜降至<1 ps。这种系统级时钟偏斜校准有可能缓解本文讨论的所有PCB、电缆和连接器延迟匹配问题，从而降低系统的整体BOM成本。

结论

已经讨论了可能的延迟变化和延迟不匹配的几个来源。已经表明，Ɛ伊芙可能因温度、频率、工艺、传输线类型和线间距而异。还表明，通过同轴电缆连接的多PCB设置会产生额外的延迟变化源。在选择材料以最小化大型时钟树中的时钟偏差时，了解PCB和电缆的不同之处非常重要 Ɛr随温度、过程和频率而变化。有了所有这些变量，如果没有某种偏斜校准，就很难设计出偏斜<10 ps的大时钟。此外，购买 PCB 材料、同轴电缆和 SMA 连接器以最大程度地减少时钟偏差将大大增加材料成本。为了帮助简化校准方法并降低系统成本，IC制造商的许多新型PLL/VCO和时钟器件都允许低于1 ps的延迟调整功能。

表 5 汇总了本文档中讨论的用于最大程度地减少时钟偏差的建议。

 

	建议
传输线选择	匹配走线长度和传输线类型
传输线过孔	请记住在计算中包含过孔传播延迟
相邻迹线	在相邻迹线之间至少保持一条线宽; 注意偶数模式、奇数模式和单端信号之间的传播延迟差异
延迟匹配与频率	选择Dk <3.7和DF <0.005的PCB材料; 避免镍基电镀技术
延迟匹配与温度的关系	选择温度稳定的电介质 （∆φppm <50 ppm）
延迟匹配电缆	了解购买延迟匹配电缆时的成本和系统时钟偏斜权衡与系统级时钟偏斜校准的开发成本
延迟匹配与电缆弯曲	注意电缆弯曲对延迟匹配的影响;这可能会影响线束设计或电缆材料的选择
延迟匹配与 SMA 安装/选择	通过使用具有对齐功能的 SMA 来最小化由于边缘启动 SMA 安装而导致的偏斜变化
跨多个 PCB 的延迟匹配	了解购买批次间 Ɛ 控制良好的 PCB 材料时的成本和系统时钟偏差权衡r与系统级时钟偏斜校准的开发成本
时钟IC引起的时钟偏斜	考虑具有 <1 ps 时钟偏斜调整功能的 PLL/VCO 器件

 

审核编辑：郭婷