Vivado使用技巧-HDL编写

FPGA设计论坛 2022-12-28 2522

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描述

在Vivado中进行HDL代码设计，不仅需要描述数字逻辑电路中的常用功能，还要考虑如何发挥Xilinx器件的架构优势。目前常用的HDL语言有三种。

（1）VHDL语言的优势有：

  • 语法规则更加严格；

  • 在HDL源代码中初始化RAM组件更容易；

  • 支持package；

  • 自定义类型；

  • 枚举类型；

  • 没有reg和wire之间的混淆。

（2）Verilog语言的优势有：

  • 与C语言类似的语法；

  • 代码结构更紧凑；

  • 支持块注释（老版VHDL不支持）；

  • 没有像VHDL一样的重组件实例化。

（3）SystemVerilog语言的优势有：

  • 与Verilog相比代码结构更加紧凑；

  • 结构体和枚举类型有更好的扩展性；

  • 更高抽象级别的接口；

  • Vivado综合支持SystemVerilog 2012

以博主接触的情况看，目前使用最广泛的应该是Verilog语言，替代VHDL成为国内大学教学的主流。SystemVerilog其实有更高级别的描述能力，无论是设计还是仿真性能也更强大，目前很多国外大学都使用SystemVerilog作为教学语言。本文以Verilog语言为基础讲述HDL代码编写技巧。

1.触发器、寄存器和锁存器

Vivado综合可以识别出带有如下控制信号的触发器（Flip-Flop）和寄存器（register）：上升沿或下降沿时钟、异步置位或复位信号、同步置位或复位信号、时钟使能信号。Verilog中对应着always块，其敏感列表中应该包含时钟信号和所有异步控制信号。

使用HDL代码设计触发器、寄存器时注意如下基本规则：

  • 寄存器不要异步置位/复位，否则在FPGA内找不到对应的资源来实现此功能，会被优化为其它方式实现。

  • 触发器不要同时置位和复位。Xilinx的触发器原语不会同时带有置位和复位信号，这样做会对面积和性能产生不利影响。

  • 尽量避免使用置位/复位逻辑。可以采用其它方法以更少的代价达到同样 的效果，比如利用电路全局复位来定义初始化内容。

  • 触发器控制信号的输入应总是高电平有效。如果设置为低电平有效，会插入一个反相器，对电路性能会产生不利影响。

Vivado综合工具根据HDL代码会选择4种寄存器原语：

  • FDCE：带有时钟使能和异步清0的D触发器；

  • FDPE：带有时钟使能和异步预置（Preset）的D触发器；

  • FDSE：带有时钟使能和同步置位的D触发器；

  • FDRE：带有时钟使能和同步复位的D触发器；

寄存器的内容会在电路上电时初始化，因此在申明信号时最好设定一个默认值。综合后，报告中可以看到寄存器的使用情况。下面给出一个寄存器的代码实例：

  1. //上升沿时钟、高电平有效同步清0、高电平有效时钟使能8Bits寄存器
  2. module registers_1(
  3.     input [7:0] d_in,
  4.     input ce, clk, clr,
  5.     output [7:0] dout
  6. );

  8. reg [7:0] d_reg;
  9. always @ (posedge clk)
  10. if(clr) d_reg <= 8'b0;
  11. else if(ce) d_reg <= d_in;

  13. assign dout = d_reg;
  14. endmodule

Vivado综合还会报告检测出的锁存器（Latches），通常这些锁存器是由HDL代码设计错误引起的，比如if或case状态不完整。综合会为检测出的锁存器报告一个WARNING（Synth 8-327）。下面给出一个锁存器的代码示例：

  1. //带有Postive Gate和异步复位的锁存器
  2. module latches (
  3. input G,
  4. input D,
  5. input CLR,
  6. output reg Q
  7. );

  9. always @ *
  10. if(CLR) Q = 0;
  11. else if(G) Q = D;

  13. endmodule

2.三态缓冲器

三态缓冲器（Three-state buffer），又称为三态门、三态驱动器，其三态输出受到使能输出端的控制，当使能输出有效时，器件实现正常逻辑状态输出（逻辑0、逻辑1），当使能输出无效时，输出处于高阻状态，即等效于与所连的电路断开。

三态缓冲器（Tristate buffer）通常由一个信号或一个if-else结构来建模，缓冲器可以用来驱动内部总线，也可以驱动外部板子上的总线。如果使用if-else结构，其中一个分支需要给信号赋值为高阻状态

当三态缓冲器通过管脚驱动外部总线时，使用OBUFT原语实现；当驱动内部总线时，使用BUFT原语，综合工具会将其转换为用LUT实现的逻辑电路。下面给出处理三态缓冲器的代码示例：

  1. //使用always块描述三态
  2. module tristates_1 (
  3.     input T, I, 
  4.     output reg O
  5. );

  7. always @(T or I)
  8. if (~T) O = I;
  9. else O = 1'bZ;

  11. endmodule

  13. //使用并行赋值描述三态
  14. module tristates_2 (
  15.     input T, I, 
  16.     output O);

  18. assign O = (~T) ? I: 1'bZ;

  20. endmodule

3.移位寄存器

一个移位寄存器（Shift Register）就是一个触发器链，允许数据在一个固定的延迟段之间传递，也叫静态移位寄存器。其通常包括：时钟信号、可选的时钟使能信号、串行数据输入和输出。

Vivado综合可以用SRL类型的资源实现移位寄存器，如SRL16E、SRLC32E。根据移位寄存器的长度，综合时会选择采用一个SRL类型原语实现，或采用级联 的SRLC类型原语实现。下面给出移位寄存器的代码示例：

  1. // 32Bits移位寄存器，上升沿时钟，高电平有效时钟使能信号
  2. // 使用连接运算符{}实现
  3. module shift_registers_0 (
  4.     input clk, clken, SI, 
  5.     output SO
  6. );

  8. parameter WIDTH = 32;
  9. reg [WIDTH-1:0] shreg;

  11. always @(posedge clk)
  12. if (clken) shreg = {shreg[WIDTH-2:0], SI};

  14. assign SO = shreg[WIDTH-1];

  16. endmodule

  18. // 使用for循环实现
  19. module shift_registers_0 (
  20.     input clk, clken, SI, 
  21.     output SO
  22. );

  24. parameter WIDTH = 32;
  25. reg [WIDTH-1:0] shreg;

  27. integer i;
  28. always @(posedge clk)
  29. if (clken) begin
  30. for (i = 0; i < WIDTH-1; i = i+1)
  31. shreg[i+1] <= shreg[i];
  32. shreg[0] <= SI;
  33. end

  35. assign SO = shreg[WIDTH-1];

  37. endmodule

4.动态移位寄存器

动态移位寄存器（Dynamic Shift register）是指电路操作期间移位寄存器的长度可以改变。可以采用如下两种结构实现：

  • 一组触发器链，最大长度可以改变；

  • 一个多路选择器，在给定时钟周期选择从传递链中提取数据的某一段。结构框图如下图所示：

FPGA

Verilog示例代码如下所示：

  1. // 32-bit 动态移位寄存器
  2. module dynamic_shift_register_1 (CLK, CE, SEL, SI, DO);

  4. parameter SELWIDTH = 5;
  5. input CLK, CE, SI;
  6. input [SELWIDTH-1:0] SEL;
  7. output DO;

  9. localparam DATAWIDTH = 2**SELWIDTH;
  10. reg [DATAWIDTH-1:0] data;

  12. always @(posedge CLK)
  13. if (CE == 1'b1) data <= {data[DATAWIDTH-2:0], SI};

  15. assign DO = data[SEL];

  17. endmodule

5.乘法器

综合工具从源代码中的乘法运算符来推测是否使用乘法器。乘法运算结果的位宽为两个操作数位宽之和。比如16Bits的信号乘以8Bits的信号，结果为24Bits。乘法器可以用Slice单元或DSP块实现，选择依据有两点：（1）.操作数的大小；（2）.是否需要最佳性能。通过第25篇介绍过的USE_DSP属性可以强制设定乘法器的实现方式，设置为no用slice实现；设置为yes用DSP块实现。

当使用DSP块实现乘法器时，Vivado综合可以发挥DSP块流水线能力的最大优势，综合时会在乘法操作数和乘法器后插入两级寄存器。当乘法器无法用一个DSP块实现时，综合时会拆分乘法运算，采用几个DSP块或DSP块加slice的方案实现。下面给出代码示例：

  1. // 16*24-bit乘法器，操作数一级延迟，输出三级延迟
  2. module mult_unsigned (
  3. input clk,
  4. input [15:0]A,
  5. input [23:0]B,
  6. output [39:0]RES
  7. );

  9. reg [15:0] rA;
  10. reg [23:0] rB;
  11. reg [39:0] M [3:0];

  13. integer i;
  14. always @(posedge clk)
  15. begin
  16. rA <= A;
  17. rB <= B;
  18. M[0] <= rA * rB;
  19. for (i = 0; i < 3; i = i+1)
  20. M[i+1] <= M[i];
  21. end

  23. assign RES = M[3];

  25. endmodule

除了乘法器，综合工具还可以通过乘法器、加法器/减法器、寄存器的使用，推断出乘加结构（Multiply-Add）、乘减结构（Multiply-Sub）、乘加减结构（Multiply-Add/Sub）和乘累加结构（Multiply-Accumulate）。

5.复数乘法器

下面给出一个复数乘法器的代码示例，该设计会使用三个DSP48单元：

  1. // 复数乘法器(pr+i.pi) = (ar+i.ai)*(br+i.bi)
  2. module cmult # (parameter AWIDTH = 16, BWIDTH = 18)
  3. (
  4. input clk,
  5. input signed [AWIDTH-1:0] ar, ai,
  6. input signed [BWIDTH-1:0] br, bi,
  7. output signed [AWIDTH+BWIDTH:0] pr, pi
  8. );

  10. reg signed [AWIDTH-1:0] ai_d, ai_dd, ai_ddd, ai_dddd ;
  11. reg signed [AWIDTH-1:0] ar_d, ar_dd, ar_ddd, ar_dddd ;
  12. reg signed [BWIDTH-1:0] bi_d, bi_dd, bi_ddd, br_d, br_dd, br_ddd ;
  13. reg signed [AWIDTH:0] addcommon ;
  14. reg signed [BWIDTH:0] addr, addi ;
  15. reg signed [AWIDTH+BWIDTH:0] mult0, multr, multi, pr_int, pi_int ;
  16. reg signed [AWIDTH+BWIDTH:0] common, commonr1, commonr2 ;

  18. always @(posedge clk)
  19. begin
  20. ar_d <= ar;
  21. ar_dd <= ar_d;
  22. ai_d <= ai;
  23. ai_dd <= ai_d;
  24. br_d <= br;
  25. br_dd <= br_d;
  26. br_ddd <= br_dd;
  27. bi_d <= bi;
  28. bi_dd <= bi_d;
  29. bi_ddd <= bi_dd;
  30. end

  32. final products
  33. //
  34. always @(posedge clk)
  35. begin
  36. addcommon <= ar_d - ai_d;
  37. mult0 <= addcommon * bi_dd;
  38. common <= mult0;
  39. end
  40. // Real product
  41. //
  42. always @(posedge clk)
  43. begin
  44. ar_ddd <= ar_dd;
  45. ar_dddd <= ar_ddd;
  46. addr <= br_ddd - bi_ddd;
  47. multr <= addr * ar_dddd;
  48. commonr1 <= common;
  49. pr_int <= multr + commonr1;
  50. end
  51. // Imaginary product
  52. //
  53. always @(posedge clk)
  54. begin
  55. ai_ddd <= ai_dd;
  56. ai_dddd <= ai_ddd;
  57. addi <= br_ddd + bi_ddd;
  58. multi <= addi * ai_dddd;
  59. commonr2 <= common;
  60. pi_int <= multi + commonr2;
  61. end

  63. assign pr = pr_int;
  64. assign pi = pi_int;

  66. endmodule

6.DSP块中的预加器

当使用DSP块时，设计代码最好使用带符号数（signed）运算，这样需要一个额外的bit位宽来存储预加器（pre-adder）结果，这一位也可以封装在DSP块中。一个动态配置预加器（后面带一个乘法器和加法器）的Veirlog示例如下：

  1. // 控制信号动态选择预加或预减
  2. module dynpreaddmultadd # (parameter SIZEIN = 16)
  3. (
  4. input clk, ce, rst, subadd,
  5. input signed [SIZEIN-1:0] a, b, c, d,
  6. output signed [2*SIZEIN:0] dynpreaddmultadd_out
  7. );

  9. reg signed [SIZEIN-1:0] a_reg, b_reg, c_reg;
  10. reg signed [SIZEIN:0] add_reg;
  11. reg signed [2*SIZEIN:0] d_reg, m_reg, p_reg;

  13. always @(posedge clk)
  14. if (rst) begin
  15. a_reg <= 0; b_reg <= 0;
  16. c_reg <= 0; d_reg <= 0;
  17. add_reg <= 0;
  18. m_reg <= 0; p_reg <= 0;
  19. end

  21. else if (ce) begin
  22.         a_reg <= a; b_reg <= b;
  23. c_reg <= c; d_reg <= d;
  24. if (subadd)
  25. add_reg <= a - b;
  26. else
  27. add_reg <= a + b;
  28. m_reg <= add_reg * c_reg;
  29. p_reg <= m_reg + d_reg;
  30. end

  32. // 输出累加结果
  33. assign dynpreaddmultadd_out = p_reg;

  35. endmodule

7.UltraScale DSP块中的平方电路

UltraScale DSP块的原语DSP48E2支持计算输入或预加器输出的平方。下面的示例代码计算了差值的平方根，该设计会使用一个DSP块实现，且有最佳的时序性能：

  1. // DSP48E2支持平方运算，预加器配置为减法器
  2. module squarediffmult # (parameter SIZEIN = 16)
  3. (
  4. input clk, ce, rst,
  5. input signed [SIZEIN-1:0] a, b,
  6. output signed [2*SIZEIN+1:0] square_out
  7. );

  9. reg signed [SIZEIN-1:0] a_reg, b_reg;
  10. reg signed [SIZEIN:0] diff_reg;
  11. reg signed [2*SIZEIN+1:0] m_reg, p_reg;

  13. always @(posedge clk)
  14. if (rst) begin
  15. a_reg <= 0;
  16. b_reg <= 0;
  17. diff_reg <= 0;
  18. m_reg <= 0;
  19. p_reg <= 0;
  20. end
  21. else if (ce) begin
  22.         a_reg <= a;
  23. b_reg <= b;
  24. diff_reg <= a_reg - b_reg;
  25. m_reg <= diff_reg * diff_reg;
  26. p_reg <= m_reg;
  27. end

  29. assign square_out = p_reg;

  31. endmodule

8.黑盒子

FPGA设计可以包含EDIF网表，这些网表必须通过实例化与其它设计部分连接在一起。在HDL源代码中使用BLACK_BOX属性完成实例化，这部分实例化还可以使用一些特定的约束。使用BLACK_BOX属性后，该实例将被视作黑盒子。下面给出示例代码：

  1. //模块定义
  2. (* black_box *) module black_box1
  3. (
  4. input in1, in2,
  5. output dout
  6. );

  8. endmodule

  10. //模块实例化
  11. module black_box_1
  12. (
  13. input DI_1, DI_2,
  14. output DOUT
  15. );

  17. black_box1 U1 (
  18. .in1(DI_1),
  19. .in2(DI_2),
  20. .dout(DOUT)
  21. );

  23. endmodule

9.FSM状态机

默认情况下，Vivado综合可以从RTL设计中提取出有限状态机（FSM），使用-fsm_extraction off可以关闭该功能。通常需要设计者设置FSM的编码方式，便于综合时根据设置调整优化目标。

Vivado综合支持Moore和Mealy型状态机。一个状态机由状态寄存器、下一个状态功能、输出功能三部分组成，可用如下框图表示： 

FPGA

Mealy状态机需要从输出到输入的反馈路径。尽管状态寄存器也支持异步复位，但最好还是使用同步复位方式。设置一个复位或上电状态，综合工具即可识别出FSM。默认状态编码为auto，综合时会选择最佳的编码方式：

  • 独热码（One-Hot）：最多支持32个状态，有最快的速度和较低的功耗，每个状态由一个独立的bit（对应一个触发器）表示，状态间转换时只需要改变两个bit的状态。

  • 格雷码（Gray）：两个连续状态之间转换时只需要改变一个Bit的状态，可以最小化冒险和毛刺现象，有最低的功耗表现。

  • Johnson编码：适用于包含没有分支的长路径的状态机；

  • 顺序编码：使用连续的基数值表示状态，跳转到下一个状态的状态方程最简单。

下面给出一个FSM的Verilog示例：

  1. // 顺序编码的FSM
  2. module fsm_1(
  3. input clk, reset, flag,
  4. output reg sm_out
  5. );

  7. parameter s1 = 3'b000;
  8. parameter s2 = 3'b001;
  9. parameter s3 = 3'b010;
  10. parameter s4 = 3'b011;
  11. parameter s5 = 3'b111;

  13. reg [2:0] state;  //状态寄存器

  15. always@(posedge clk)
  16.     if(reset) begin
  17.         state <= s1;
  18.         sm_out <= 1'b1;
  19. end
  20. else begin
  21. case(state)
  22. s1: if(flag) begin
  23. state <= s2;
  24. sm_out <= 1'b1;
  25.             end
  26.             else begin
  27.                 state <= s3;
  28.                 sm_out <= 1'b0;
  29. end
  30. s2: begin state <= s4; sm_out <= 1'b0; end
  31.         s3: begin state <= s4; sm_out <= 1'b0; end
  32. s4: begin state <= s5; sm_out <= 1'b1; end
  33.         s5: begin state <= s1; sm_out <= 1'b1; end
  34. endcase
  35. end

  37. endmodule

10.ROM设计方法

Read-only memory（ROM）使用HDL模型实现与RAM非常相似。使用ROM_STYLE属性选择使用寄存器或块RAM资源来实现ROM。使用块RAM资源实现ROM的示例代码如下：

  1. //使用块RAM资源实现ROM
  2. module rams_sp_rom_1 (
  3. input clk, en,
  4. input [5:0] addr,
  5. output [19:0] dout
  6. );

  8. (*rom_style = "block" *) reg [19:0] data;

  10. always @(posedge clk)
  11. if (en)
  12. case(addr)
  13. 6'b000000: data <= 20'h0200A; 6'b100000: data <= 20'h02222;
  14. 6'b000001: data <= 20'h00300; 6'b100001: data <= 20'h04001;
  15. 6'b000010: data <= 20'h08101; 6'b100010: data <= 20'h00342;
  16. ......
  17. 6'b011110: data <= 20'h00301; 6'b111110: data <= 20'h08201;
  18. 6'b011111: data <= 20'h00102; 6'b111111: data <= 20'h0400D;
  19. endcase


  22. assign dout = data;

  24. endmodule

 

FPGA






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