一文解读DRAM的9大刻蚀技术

在将晶圆制成半导体的过程中需要采用数百项工程。其中，一项最重要的工艺是蚀刻（Etch）——即，在晶圆上刻画精细电路图案。蚀刻（Etch）工程的成功取决于在设定的分布范围内对各种变量进行管理，并且每一台刻蚀设备都需做好在最佳条件下运行的准备。我们的刻蚀工艺工程师运用精湛的制造技术，完成这一细节工艺的处理。

SK海力士新闻中心对利川DRAM Front Etch（蚀刻）Middle Etch以及End Etch技术团队成员进行了访谈，以此来进一步了解他们的工作。

蚀刻（Etch）：生产率提升之旅

在半导体制造业中，蚀刻（Etch）指在薄膜上雕刻图案。图案使用等离子体喷涂而成，形成每个工艺步骤的最终轮廓。它的主要目的是根据布局完美呈现精确图案，在任何条件下都保持统一一致的结果。

如果沉积或光刻（Photolithography）工程中出现问题，可通过选择性蚀刻（Etch）技术解决问题。但是，如果蚀刻（Etch）工程过程中出现问题，则情况无法逆转。这是因为无法在雕刻区域填充相同材料。因此，在半导体制造过程中，刻蚀对于确定总体良品率和产品质量至关重要。

刻蚀工艺包括八个步骤：ISO、BG、BLC、GBL、SNC、M0、SN和MLM。

首先，ISO（Isolation）阶段进行晶圆上的硅（Si）蚀刻（Etch），创建有源单元区。BG（Buried Gate）阶段形成行地址线路（Word Line）1和栅极，打造电子通道。接下来，BLC(Bit Line Contact)阶段会在单元区内创建ISO与列地址线路（Bit Line）2之间的连接。GBL(Peri Gate+Cell Bit Line) 阶段将同时创建单元列地址线路与外围3中的栅极。

SNC（Storage Node Contract）阶段继续创建有源区域和存储节点4之间的连接。随后，M0（Metal0）阶段形成外围S/D（Storage Node）5的连接点以及列地址线路与存储节点之间的连接点。SN（存储节点）阶段确认单元容量，之后的MLM（Multi Layer Metal）阶段创建外部电源和内部布线，整个蚀刻（Etch）工程过程随之完成。

鉴于蚀刻（Etch）技术人员主要负责半导体的图案化工作，因此DRAM部门被细分为三个团队：Front Etch（蚀刻）（ISO、BG、BLC)；Middle Etch（蚀刻）（GBL、SNC、M0）；End Etch（蚀刻）（SN、MLM）。这些团队也会按照制造岗位和设备岗位划分。

制造岗位负责管理和改进单元生产工艺。制造岗位通过变量控制和其他生产优化措施来提高良品率和改善产品质量，因而具有十分重要的地位。

设备岗位负责管理和强化生产设备，以便规避刻蚀工艺过程中可能出现的问题。设备岗位的核心职责是确保设备的最佳性能。

虽然职责分明，但所有团队均朝向共同的目标而努力——即，管理和改进生产工艺及相关设备，进而提高生产率。为此，各团队积极分享各自的成果以及亟待改善的领域，通过合作提高业务表现。

如何应对小型化技术挑战

SK海力士于2021年7月开始量产适用10nm（1a）级工艺的8Gb LPDDR4 DRAM产品。

半导体存储器电路图案已经进入10nm时代，并且经过改进后，单个DRAM中可容纳约1万个单元。因此，即使在刻蚀过程中，工艺裕度也会有所不足。

如果形成的空穴（Hole）6过小，可能会出现“未打开”状态，从而阻塞芯片下端部分。此外，如果形成的空穴过大，可能会出现“桥接”现象。当两个空穴之间的间隙不足时，就会出现“桥接”现象，导致后续步骤中出现相互粘接问题。随着半导体日益精细化，空穴的尺寸数值范围正在逐渐缩小，这些风险也将逐步消除。

为了解决上述问题，刻蚀技术专家们不断改进工艺，包括修改工艺配方和APC7算法，以及引入ADCC8和LSR9等全新刻蚀技术。

随着客户需求愈发多样化，另一个挑战随之出现——多产品生产趋势。为满足客户的此类需求，每种产品的优化工艺条件需要单独设定。对于工程师们来说，这是一项非常特殊的挑战，因为他们需要让量产技术同时满足既定条件和多元化条件的需求。

为此， Etch（蚀刻）工程师们引入了“APC offset”10技术来管理基于核心产品（Core Product）的各种衍生品，同时建立并利用“T-index系统”来综合管理各项产品。通过这些努力，系统得到持续改进，得以满足多产品生产需求。

审核编辑：陈陈