利用RF采样ADC解决宽带难题

　　作者：Rob Reeder、Duncan Bosworth、Ronak Shah和Dan Pritsker

现代电子战 （EW） 系统开发人员正面临多重挑战，包括频谱拥塞增加和以更高的检测灵敏度监视更宽带宽。此外，系统开发人员减少开发时间的推动使许多现有开发模型不堪重负，导致定制硬件和固件设计在尺寸、重量和功耗限制下实现更高的性能水平。

新的每秒千兆采样 （GSPS） 高速转换器、高性能 FPGA 和 FPGA IP 内核正在改变现状，为设计人员提供现成的解决方案和可配置的构建模块，以应对下一代挑战。参考设计采用ADI公司的GSPS ADC，采用Altera FPGA和通道化IP，将展示设计人员如何利用最先进的电子智能和数字RF存储器系统解决方案加快上市时间。

电子战概述

电子战系统识别和应对监视和跟踪雷达等电子威胁。电子战系统通常分为电子支持（ES），电子攻击（EA）或电子保护（EP）。

ES系统拦截和测量信号参数，以识别信号源并执行威胁分析。EA 系统产生干扰信号以压倒真实脉冲。数字射频存储器 （DRFM） 是一种欺骗雷达的欺骗技术。EP系统专注于处理和存储传入信号以构建信号数据库。该数据库是一个不断更新的查找表，用于识别未来的雷达系统。传统上，这些系统是在模拟平台上开发的。现代系统的数字化程度明显更高，以利用可编程逻辑器件中可用的信号处理功能。

来自这些系统中未知目标的威胁检测需要一个接收器，该接收器可以在宽频带上运行，以识别和启动针对威胁的对策。典型的电子战系统可以在直流至20 GHz的范围内工作。 除了宽带宽要求外，实用的电子战系统还需要高动态范围、高灵敏度和精确的脉冲表征，因为新系统正被推到以更高的检测灵敏度更快地检查目标带宽。当输入电子战系统的信号可能来自多个来源时，会出现更复杂的情况，每个来源都需要识别和区分。除了来自对手的故意干扰之外，频谱拥塞的增加，特别是通信基础设施的快速扩张，使得有效检测变得更加具有挑战性。

具有更小尺寸、重量和功耗目标的复杂系统正在推动更长的开发周期。然而，下一代现成的解决方案与可编程构建模块相结合，为这些挑战提供了解决方案。将进一步研究对任何电子战系统至关重要的两个关键构建模块，即模数转换器和实时通道化IP，以说明如何应对这些挑战。

电子战系统中的ADC瓶颈

在许多情况下，从模拟域到数字域的高速ADC转换是ES、EA和EP系统的限制因素，在这些系统中，系统架构师经常面临难题。虽然最小化成本和系统尺寸通常是重中之重，但系统设计人员还必须在增加瞬时监控带宽以最大限度地提高拦截概率的需求与如何最大限度地减少带内高功率信号对系统脱敏的影响之间取得最佳平衡。这些要求对转换器设计和将信号内容耦合到转换器的前端设计提出了挑战。即使转换器本身具有出色的性能，前端也必须能够保持信号质量，这导致对性能和成本的不断推动，达到高速ADC的极限。

图1显示了一个简单的电子战系统。该系统的主要特性包括RF接收器（用于下变频和选择目标频段进行询问）、ADC用于将数据从模数域转换到数字域，以及数字信号处理引擎，通常是配置为检测、确定、分析和管理目标信号存储的FPGA。DRFM和EA系统还包括使用高速DAC的相应发射链。

图1.典型的电子战架构信号链。

从历史上看，增加瞬时带宽同时保持所需的线性度需要使用多个重叠接收器或交错架构。每个重叠的接收器通过数字信号处理将所需带宽的一部分数字化，用于重新组合来自每个通道的数据和可观察频谱。对于交错式架构，它通常与所需的校准一起使用，以最小化转换器之间的相位、失调和增益差异。这两种方案的实现成本通常都很高，但数字信号处理通常是根据实现方案定制的。

ADI公司的新型RF采样ADC（如AD9625）为下一代系统提供了解决方案，提供更大的瞬时带宽，但具有更高的线性度，以保持所需的灵敏度水平。AD9625是一款2.5 GSPS、12位ADC，旨在提高高带宽交流性能，采用1 GHz输入时，典型SNR/SFDR分别为57 dB/80 dB，前所未有。该ADC还支持多个转换器的同步，这通常是确定到达角所必需的，并集成了数字下变频器（DDC），以抽取和观察输出频谱的较小部分。

AD9625能够支持超过3 GHz的小信号模拟带宽，为系统设计人员提供了极大的IF定位灵活性。凭借第一和第二奈奎斯特采样选项以及超过 1 GHz 的可用带宽，设计人员能够最大限度地利用前端接收器架构，以实现滤波和系统复杂性的最佳平衡。

ADI公司的器件支持并行和串行接口，包括JESD204B标准。这对于支持许多电子战系统中的高数据速率和低延迟要求非常重要。

为了便于快速原型设计和系统开发，AD9625作为VITA 42/FPGA夹层卡（FMC）平台提供（见图2）。该平台提供有关如何优化ADC前面的信号调理以优化性能的参考设计，并确保ADC和处理单元之间的数据处理接口具有足够的带宽，以支持来自转换器的实时全速率数据，同时仍使用CoTs架构。其结果是一个高效的架构，集成了 2.5 GSPS ADC COTS 解决方案，以最小的占用空间提供高速导管。

图2.AD9625，2500 MSPS，12位FMC板，支持同步。（PN： AD-FMCADC2-EBZ）

通道器概述

尽管 EA、ES 和 EP 系统中具有特定的信号特性，但一个常见的组件是数字信道化接收器或信道选择器。通道选择器将宽带宽分成较小的带宽，以将目标信号与噪声和干扰源分开，从而可以在各个子通道中可靠地检测低SNR和时间敏感信号。大多数数字通道化接收器由滤波器组和快速傅里叶变换（FFT）组成。

作为设计工程师，这里的挑战之一是每个新的电子战设计或升级通常需要开发更复杂的通道器。这是因为新设计通常会带来必要的硬件升级，提供更高速的转换器和更高的处理性能，这对于跟上不断变化的全球威胁至关重要。为了加速通道选择器的开发并降低内部研发（IRAD）成本，Altera开发了能够处理多GSPS转换器输入的超采样率FFT IP和FIR滤波器IP核。这些 IP 核将根据各种输入参数为您优化解决方案，如图 3 所示。

图3.Altera 超采样率 FFT 配置。

图4描述了信道选择器在一般电子战系统框图中的作用，其中数字化的输入射频（RF）宽带信号被下变频，并在馈入信道化接收器之前进行数字化处理。对单个通道输出执行信号检测和估计，以从中立和友好信号中识别威胁。一旦识别出威胁并基于数据，某些电子战系统将通过干扰来应对威胁。在此过程中，接收器可能会产生各种干扰信号。这些干扰信号可以以缺口白噪声或再生的假反射信号（即DRFM）的形式出现给敌对发射器。干扰信号通过逆信道器，其作用是重建宽带反射信号。反射信号在上变频后发射回敌对发射器。

图4.通用电子战系统框图。

硬件演示

该项目演示了ADC接口和通道选择器功能。信号发生器产生正弦音作为AD9625输入。AD9625 ADC输出使用行业标准FMC接口连接到Arria-V SoC开发套件。JESD204B标准定义了各种通道配置中逻辑器件的数据速率。本演示中的JESD204B接口配置为使用8通道收发器模式，如图5A和图5B所示。

图5A.AD9625通过JESD204B接口连接Altera Arria V。

图 5B.通道选择器JESD204B输入和Avalon存储器映射，用于Altera系统在环。

通过JESD204B接口接收的样本被馈入通道选择器IP，该IP配置为使用16根输入线同时接收16个样本（图4中的参数M）。根据FFT点的数量，完整的FFT帧分为多个时隙。例如，1024 点 FFT 需要 1024/16 = 64 个时隙才能完成。滤波器组系数和FFT处理阶段根据时隙自动切换。

Channelizer IP是使用DSP builder advanced（DSPBA）开发的，DSPBA是Altera基于模型的设计流程工具。它使信号处理工程师能够在 MATLAB/Simulink 环境中设计、评估和验证其算法。一旦算法达到最佳状态，DSPBA就会生成一个可以部署在Altera FPGA上的代码。

通道选择器输出存储在片上存储器中，并通过Altera系统在环（SIL）工具进行验证。SIL 使用 MATLAB API 触发片上寄存器，开始记录数据可视化。一旦触发，将执行FFT处理的单次迭代，并将结果数据存储到片上SRAM中。MATLAB API 通过 Altera Avalon 内存映射将数据从 SRAM 提取到 MATLAB 主机。上传到 MATLAB 后，样本将绘制在屏幕上。

IP的集成是在Qsys中完成的。Qsys是Altera的集成工具，通过提供集成框架可以显着加快开发过程。它支持使用图形用户界面的分层 IP 重用和互连基础设施。

创建Qsys项目以集成信道器IP和JESD204B IP。除了通道选择器IP集成外，该项目还集成了控制功能，以支持ADC的SPI配置接口。

通道选择器可以通过 MATLAB 设置脚本轻松切换到不同的 FFT 尺寸。这种灵活性确保了未来的升级路径和跨不同系统配置的潜在设计重用。例如，图6显示了SIL的4096点FFT输出。

图6.通过SIL显示的4k-FFT通道选择器输出示例。

结论

下一代高速转换器提供的解决方案可在不影响系统灵敏度的情况下提供更高的瞬时带宽，并在频率规划方面提供更大的灵活性，或减轻前端RF条上的混频下级。然而，在1 GHz范围内实现带宽数据分析可能会给设计高性能系统带来挑战。

为了解决这个问题，可以使用通道选择器来分析这些宽带宽，同时保持高性能。这些新型GSPS RF ADC与新型可配置通道选择器IP核相结合，为下一代系统设计人员提供了应对不断变化的电子战环境的更快解决方案。

审核编辑：郭婷