FPGA——HLS简介

FPGA设计论坛 2023-01-15 4713

描述

HLS (high-level synthesis)称为高级综合, 它的主要功能是用 C/C++为FPGA开发算法。这将提升FPGA 算法开发的生产力。

Xilinx最新的HLS是Vitis HLS。在Vivado 2020版本中替代原先的Vivado HLS, 功能略有差异。

HLS 的机理

简单地讲，HLS采样类似C语言来设计FPGA 逻辑。但是要实现这个目标，还是不容易的。毕竟软件和硬件的功能实现存在非常大的差别。软件主要针对顺序程序执行。即便是平行程序执行，也是通过OS 的任务调度CPU 的资源。宏观上是并发执行，而微观上仍然是顺序占用CPU 执行的。另一方面，基于FPGA 硬件逻辑，如果没有上下文关联，完全可以并行运行。在没有特别语法规则下，讲C语言程序转换成为硬件逻辑，并且尽量实现硬件的并行执行是有难度的。人们为此研究了将近20年。

在这个领域的主要贡献者是康奈尔大学的张志如博士，他是康奈尔大学ECE学院助理教授，计算机系统实验室成员。他目前的研究重点是异构计算的高级设计自动化。他的作品获得了 TODAES 的最佳论文奖和 ICCAD 的最佳论文提名。2006 年，他与人共同创立了 AutoESL Design Technologies, Inc.，将他关于高层次综合的博士论文研究商业化。AutoESL 于 2011 年被 Xilinx 收购，收购后 AutoESL 工具更名为 Vivado HLS。

了解了HLS 的实现机理，有助于编写出高效率的HLS 逻辑。

软件编译器讲高级语言翻译成为机器语言。主要关注的语言的语法转换规则，相比之下，HLS 的翻译难度更大一些，模块中的语句形式上是前后顺序排列。但是HLS尽力转换成为并行执执行的硬件逻辑。并且通过数据流，管道等技术实现硬件优化。笔者看来，HLS 的编译技术是非常了不起的。

HLS的目标是根据用户提供的输入和限制自动替用户做出很多决定，HLS自动完成以下曾经需要手动完成的工作。