双环路时钟发生器清除抖动提供多个高频输出

随着数据转换器的速度和分辨率不断提高，对相位噪声更低的更高频率采样时钟源的需求也在增长。呈现给时钟输入的集成相位噪声（抖动）是设计人员在创建蜂窝基站、军用雷达系统和其他需要高速、高性能时钟信号的设计时面临的众多性能瓶颈之一。一个普通系统有几个低频、嘈杂的信号，PLL可以将其上变频到更高的频率，以便为这些器件计时。单个高频PLL可以解决频率转换问题，但很难创建一个环路带宽足够低的PLL来滤除噪声基准电压源的影响。具有低频、高性能VCO/VCXO和低环路带宽的PLL可以清除嘈杂的基准电压源，但不能提供高频输出。通过组合两个PLL可以获得高速和噪声滤波：一个具有窄环带宽的低频器件用于抖动清除，然后是一个具有更宽环路带宽的高频器件。

一些现代双环模拟PLL集成在单个芯片上，使设计人员能够减少低频参考抖动，同时提供高频、低相位噪声输出。这节省了宝贵的PCB面积，并允许从单个相位对齐源对多个需要不同频率的器件进行时钟。

AD9523、AD9523-1和AD9524时钟发生器（如图1所示）由两个串联的模拟PLL组成。第一个PLL（PLL1）清除参考抖动，而第二个PLL（PLL2）产生高频相位对齐输出。PLL2 还可以产生高基频，从中可以导出各种较低频率。PLL1 使用外部低频 VCXO 和部分嵌入式三阶环路滤波器来创建环路带宽在 30 Hz 至 100 Hz 范围内的 PLL。该环路的带宽直接影响将传播到输出的参考输入相位噪声量。PLL2采用以3.8 GHz为中心的内部高速VCO（AD9523-1为3 GHz）和部分嵌入式三阶环路滤波器，标称环路带宽约为500 kHz。该内部VCO的带宽和相位噪声直接影响整个输出的宽带相位噪声。

图1.AD9523-1的框图

许多工程师将双环路PLL视为频率转换器，可将参考输入抖动降低固定量，但更准确地说，将它们视为低相位噪声频率转换器，其性能受每个PLL的环路带宽和VCO/VCXO的相位噪声曲线的影响。

ADIsimCLK™仿真工具提供了一种简单的方法来确定参考相位噪声对双环PLL输出相位噪声的影响。本示例使用ADIsimCLK对噪声基准电压源对AD9523-1整体相位噪声的影响进行建模。图2显示了一个具有典型相位噪声曲线的仿真122.88 MHz基准电压源。

图2.参考相位噪声曲线，频率为122.88 MHz。

PLL1依靠高性能VCXO和低环路带宽来衰减基准电压源的相位噪声，从而使VCXO的相位噪声占主导地位。本例使用Crystek CVHD-950 VCXO生成与参考输入相同的输出频率。这显示了PLL1输出端出现多少参考相位噪声的直接比较。图3比较了Crystek CVHD-950 VCXO的相位噪声曲线和参考输入相位噪声。

图3.Crystek CVHD-950 相位噪声曲线，频率为 122.88 MHz。

图4和表1显示了用于仿真AD9523-1的基准输入的PLL1输出相位噪声响应和图3所示PLL1 VCXO相位噪声曲线的ADIsimCLK配置参数。表2显示了ADIsimCLK在给定这些设置时生成的PLL1环路滤波器值。

图4.ADIsimCLK v1.5中的AD9523-1配置。

表 1.PLL1 配置参数

 

变量	价值
VCXO 工作频率	122.88兆赫
参考频率	122.88兆赫
输出频率	122.88兆赫
R 分频器	2
N 分频器	2
电荷泵电流	6 微安
KVCO的 Crystek CVHD-950	3.07 千赫/伏
所需环路带宽	30赫兹
所需的相位裕量	354

 

表 2.由ADIsimCLK生成的PLL1环路滤波器元件值

 

变量	价值
C极1	1.5 nF
R零	10 kΩ
C内线	4.7 微法
R极2	165 千分电阻
C极2	337 点力

 

图5显示了ADIsimCLK在122.88 MHz（实线）时PLL1的仿真输出，以及噪声122.88 MHz基准电压源（虚线）的原始相位噪声曲线。请注意，PLL1输出的相位噪声远低于原始参考输入相位噪声。PLL1的环路带宽显著衰减基准电压源的相位噪声，允许VCXO的低相位噪声曲线在30 Hz环路滤波器截止频率之后占主导地位。如果参考相位噪声在所有失调频率范围内增加，则输出相位噪声只会随着PLL1环路带宽的函数而增加。

图5.使用抖动基准的PLL1输出相位噪声。

图6和图7显示AD9523-1 PLL1输出的相位噪声比图2所示的噪声基准电压源高6 dB和12 dB。超过约20 kHz的失调频率时，PLL1的输出相位噪声主要取决于其环路设置和VCXO的性能。因此，积分范围从20 kHz偏移开始，尽管基准输入相位噪声增加了12 dB，但抖动性能只会略有变化。这是将PLL1设计为具有低环路带宽并使用低相位噪声VCXO的直接结果。低频、高性能VCXO，具有低K值VCO必须用于创建足够小的 PLL1 环路带宽来执行此抖动清除。PLL1 的低相位噪声输出现在用作 PLL2 的参考，以创建相位对齐的高频输出。

图6.使用各种基准的PLL1输出相位噪声。

图7.使用各种基准的变焦PLL1输出相位噪声。

PLL2 包含一个以 3 GHz 为中心的内部 VCO，允许高达 1 GHz 的输出频率。为了将噪声输入基准电压源与AD9523系列的总相位噪声进行比较，请检查122.88 MHz（FVCO除以 24）。请注意，PLL2 的输出通常用于频率转换或高频输出。表3显示了输入到ADIsimCLK中的PLL2配置参数。表4显示了ADIsimCLK在给定这些设置时生成的PLL2环路滤波器值。

表 3.PLL2 配置参数

 

变量	价值
VCO 工作频率	2949.12兆赫
来自 PLL1 的参考频率	122.88兆赫
启用倍增器？	是的
输出频率	122.88兆赫
R 分频器	1
N 分频器	12
M1 分频器	3
输出分频器	8
电荷泵电流	417 微安
所需环路带宽	450赫兹
所需的相位裕量	70°

 

表 4.来自ADIsimCLK的PLL2环路滤波器元件值

 

变量	价值
C极1	16 点力
R零	1.85 千瓦电阻
C内线	1.2 nF
R极2	900 Ω
C极2	16 点力

 

图8和图9将每个基准输入相位噪声与ADIsimCLK仿真的AD9523-1产生的输出相位噪声进行了比较。请注意，在10 kHz和1 MHz之间增加了相位噪声基座。这是由于PLL2的内部VCO相位噪声造成的。

图8.使用各种基准的PLL2输出相位噪声。

图9.使用各种基准的变焦PLL2输出相位噪声。

PLL2中的内部VCO相位噪声在大约5 kHz偏移频率后足够高，以至于它开始主导器件的整体输出相位噪声。增加的参考相位噪声对5 kHz失调区域之后的输出相位噪声影响最小。

结论

PLL1的抖动清除特性可防止大部分基准输入相位噪声达到PLL2。嘈杂的基准电压源输入确实会影响接近相位噪声（低于10 kHz的偏移），但器件的整体输出抖动主要取决于器件的性能，而不是基准电压源的性能。在计算12 kHz至20 MHz的集成抖动的情况下，无论输入抖动如何，输出抖动都可能相同。与其说双环路模拟PLL可以衰减多少抖动，不如说真正的性能衡量标准应该是它产生的抖动量。

审核编辑：郭婷