FPGA在锁相频率合成中的应用

 

　　锁相环路由于具高稳定性、优越的跟踪性能及良好的抗干扰性,在频率合成得到了广泛应用。但简单的锁相环路对输出频率、频率分辨经等指标往往不能满足要求,所以要对简单锁相环路加以改进。小数分频锁相环则是改进方案之一。

　　采用小数分频锁相环带来的一个严重问题是分数调制(又称相位调制)问题。

　　

 

　　产生的原因是：当环中锁定时,分频器的分频比不是固定的,而是在N和N+1之间变化。由于输出频率fo=N·F×fr,所当分频比为N时,鉴相器的fo/N信号相位超前fr的相位,而且两者相位差不断增加,直到分频比为N+1。这时相位差突然降到0,其结果是鉴相器的输出呈现阶梯锯齿波形。这样一个波动电压加到压控振荡器上就会产生频率调制。对于上述由于分频比变化而引起的相位调制通常采用以下模拟补偿措施：将小数累加器的累加和通过D/A变换器变换成补偿电压(其电压大小与鉴相器输出的相位调制电压成正比而极性相反),再加到求和放大器上进行抵消。这种模拟补偿措施有以下不足之处：(1)补偿电路过于复杂,调试不方便;(2)由于补偿电压和相位调制在时间上和幅度上难以达到一致,因此补偿程度有限的,一般存在1%以上的误差。因此,一个全数字的方案被提出来,它很很好地解决分数调制问题,这就是∑-Δ调制。

　　1 ∑-Δ调制频率合成器及其实现

　　∑-Δ调制频率合成器是一个无相位补偿的分数频率合成,用∑-Δ调制器取代普通分数环中的累加器。把所需分频比的分数部分作为∑-Δ调制器的输入,由调制器产生脉冲密度调制信号去控制频率合成器的分频比,以达到分数分频的目的。

　　

 

　　具有1位量化器(比较器)的一阶∑-Δ调制器如图1所示。1位D/A变换器完全线性,引入量化噪声e(k),则量化器可作线性化处理,得图1线性化模型,其中k为整数,g(k)为0～1的分数,代表小数分频分频比的小数部分。Y(k)为0或1,分别代表分频比为N和N+1的情况。理论分析表明[1],一阶∑-Δ调制器对信号是全通的,能传递所需信号。引外,它对噪声呈现低频端掏大、高频端抑制小甚至放大特性。这就是∑-Δ调制器的噪声变形特性,它把噪声能量推向高频端,而高频噪声可由环路低通滤波器滤除,因此一阶∑-Δ调制器频率合成器具有较小的噪声。为更好地抑制噪声,可用高阶∑-Δ调制器,它由多个一阶∑-Δ调制器级连而成。级连的方法如图2所示。第一级的量化噪声e1(k)(由v1(k))与y1(k)差得到)e2(k)作为第二级的输入,第二级的量化e2(k)作为第三级的输入,各级输出作如图的处理。调制器的输出用来控制分频化。同阶∑-Δ调制频率合成器电路实现框图如图3.采用多级累加器结构,与小数分频频率合成器比较,∑-Δ调制频率合成器利用3个累加器或更多个累加器代替单个累加器,每个累加器输出与下一个累加器的输入相接。和通常的分数环一样,累加的溢出控制分频比。第一个累加器同分数系统中的累加器以同样的方式工作,它溢出时,在一个周期内,将分频比从N变到N+1。第一个累加器的输出代表相位误差,如不进行其它修正就会产生相位误差。这个输出再次由第二个累加器进行数字积分,由它的输出进一步控制分频比。控制方法如图2所示。第二个累加器的溢出使分频比变为N+1,下一时钟周期变为N-1;第三个累加器将分频比变为N+1,N-2,N+1;第四个累加器将分频比变为N+1,N-3N,N+3,N-1等等。

　　2 ∑-Δ调制器原理设计

　　∑-Δ调制频率合成器采用多级累加器结构,对于一般的使用场合,采用三级累加器已能够满足信号指标的要求。为了与微机接口的方使及频率控制字的换算方便,

　　

 

　　累加器采用BCD码全加器。如要实现六位小数分频,每级累加器需三个八位锁存器和六个BCD码全加器。为了使电路设计相对简单,调制器部分采用吞脉冲技术。在采用三级累加器的情况下(参见图2),分频比最小时为N-3(第二级累加器-1有效,第三级累加器-2有效),最大时为N+4(图中三级累加器+1均有效)。因为是采用吞脉冲技术(不能添加脉冲),即在分频比为N-3时吞掉的脉冲最少。因此,在累加器全无溢出的情况下(分频比为N),应吞掉三个以上的脉冲,而这本不应吞掉的脉冲在整数分频部分予以添加。本设计采用无溢出时吞4个脉冲的方法,在三级调制器中的累加器的所有输出情况下会吞掉1～8个脉冲。整数分频计数器实际计数溢出值比分频值小4,以添加本不应吞掉的4个脉冲。

　　3 ∑-Δ调制器的FPGA实现

　　FPGA是80年代中期出现的高密度可编程逻辑器伯。FPGA及其系统软件是开发数字集成电路的最新技术,它利用计算机辅助设计,以电路原理图、高级语言、状态机等形式输入设计逻辑;它提供功能模拟、定时模拟等模拟手段,在功能模式、定时模拟都满足要求后,经过一系列的变换,将输入逻辑转换成FPGA器件的编程文件,以实现专用集成电路。

　　

 

　　上述∑-Δ调制器采用三级累加器,实现六位小数分频。采用74系列的电路,需要约60片左右的集成芯片,电路板尺寸比较大,电路调试麻烦,可靠性差,很难推广使用和形成产品。将∑-Δ调制器用FPGA器件来实现,不但电路体积大大缩小,而且可靠性大大提高。使用FPGA器件的另一个好处是,可将同一系统中的其它数字电路纳入其中进一步缩小体积。

　　本设计的软件环境为Xilinx公司Foundation Serials 1.5i。采用原理图输入的设计方法,将复杂的原理图分块放在同一设计项目中,输入完毕后进行功能模拟,确认功能正确以后,对原理图进行编译并进行FPGA器件内部的布局布线,同时生成定时模拟数据文件。功能模拟主要是验证三级∑-Δ调制器的功能是否正确,判断的依据是看其是否可实现吞掉1～8个脉冲。图4是功能模拟的部分波形图,采用XC3064A-7-PC84芯片对设计进行布局布线,结果使用资源情况为CLB86%、IOB 27%、GCLK被使用。最高工作频率为4MHz。定时模拟能够保证功能正确。

　　在本设计中,将整数分频电路、吞脉冲电路均做在FPGA器件之中,进一步减小了电路板尺寸。