使用隔离式栅极驱动器的设计指南（三）：设计要点和PCB布局指南

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本设计指南分为三部分，将讲解如何为电力电子应用中的功率开关器件选用合适的隔离栅极驱动器，并介绍实战经验。上两期分别讲解了隔离式栅极驱动器的介绍与选型指南以及使用安森美(onsemi)隔离式栅极驱动器的电源、滤波设计与死区时间控制（详情可点击查看），本文为第三部分，将为大家带来设计中的要点和PCB布局指南。

设计驱动器VCC时，关于上电延迟有哪些注意事项？

对于所使用的驱动器，要设计一个高能效且快速的电路，启动时间是一个重要因素。因此，启动时间必须要短。但是，启动时间受上电延迟的限制，上电延迟是指驱动器使能到首次栅极输出的时间。同许多电路一样，所用驱动器的最小上电延迟可以在数据表中找到，它用 t_{VPOR to OUT} 来表示。

例如，安森美的隔离式栅极驱动器的 V_CC 上电延迟时间典型值为 18μs。建议在驱动输入信号之前留一些裕量，以确保驱动器 V_CC 偏置电源完全激活。特别是对于 NCP51561 和 NCP51563，建议 V_CC 上电延迟时间留有适当的裕量。

例如，在任何 V_CC POR 之后的初始启动期间，V_CC 上电时间至少需要 30μs 或以上，如图 23 (B)所示。如果 V_CCX 上电斜坡使得 V_CCX 上升时间小于 t_{VPOR to OUT}，并且 INx 引脚上有 PWM 信号，那么在 V_CC 达到实际 UVLO 阈值之前，只要 V_CCX 电源电压超过预设 UVLO 阈值（例如 V_CC=6 V），输出就会开始切换，然后停止，直至达到 UVLO 电平，实验结果如图 1 所示。

图1. V_CC 上电时间小于 t_{VPOR to OUT} 时的波形

图2. V_CC 上电延迟时间

NCP51560 提供了修改 V_CC 上电延迟时间的控制方法来解决图 24 中显示的问题。在栅极驱动器准备好提供适当的输出状态之前，从 V_CC 上电复位 (POR) 阈值到输出有一个上电延迟时间，表示为 t_{VPOR to OUT}（例如典型值 18μs）。

图3. V_CC 上电延迟时间新概念

在 V_CC 初始启动时，如果 V_CC 上电时间小于 t_{VPOR to OUT}，那么在上电延迟时间之后，输出就会开启，如图 4 所示。

但是，在 V_CC 初始启动时，如果 V_CC 上电时间大于 t_{VPOR to OUT}，那么当 V_CC 电源电压大于 UVLO 正阈值电压时，输出开启，如图 4 所示。

 

图4. V_CC 上电时间波形

共模瞬变抗扰度 (CMTI) 测试

图 5 显示了 CMTI 测试配置的简化示意图。

图5. CMTI 测试简化设置

CMTI 水平是能够保持正确输出的最大可持续共模电压摆率。CMTI 适用于上升和下降共模电压边沿。CMTI 通过 GND 与 V_SSA 和 V_SSB 之间连接的瞬变发生器来测试。

例如，有些隔离式栅极驱动器的共模瞬变抗扰度很差。图 6(a) 显示了一个测试结果，输出状态在下降 dV/dt 斜坡中从高电平变为低电平。

然而，安森美的大多数隔离式栅极驱动器具有高达 200 kV/μs 的共模瞬变抗扰度，如图 6(b) 所示。

图6. CMTI测试波形

输出负载特性

隔离式栅极驱动器输出信号取决于输出负载（通常是N沟道MOSFET）的特性。驱动器输出对于N沟道MOSFET负载的响应可以模拟为开关输出电阻 (R_SW)、印刷电路板走线的电感 (L_TRACE)、串联栅极电阻 (R_GATE) 和栅源电容 (C_GS)，如图 7 所示。

图7. MOSFET栅极驱动的RLC模型

R_SW 为内部隔离式栅极驱动器输出的开关电阻，约为 1.4 Ω。R_GATE 为 MOSFET 的固有栅极电阻加任何外部串联电阻。

L_TRACE 为印刷电路板走线的电感，其典型值为 5nH，或者若采用精心布局，从隔离式栅极驱动器输出端到MOSFET栅极具有短而宽的连接时，这个值会更小。

以下公式定义了 RLC 电路的质量因数Q，其表示栅极驱动器输出端如何响应阶跃变化。对于高阻尼输出而言，Q小于1。添加串联栅极电阻会抑制输出响应。

图 8 (A) 中的隔离式栅极驱动器输出波形显示输出有少量振铃，测试条件为：C_GS 为 2nF，R_SW 为 1.4Ω，R_GATE 为 0，使用 15V 输出电源。通过添加串联栅极电阻可以减少输出振铃，从而抑制响应。

例如，建议添加一个大约 2Ω 至 5Ω 的串联栅极电阻，使用 2nFC_GS 和 5Ω 串联电阻时的输出波形如图 8 (B) 所示。

图8. 2nF负载电容的输出波形

栅极驱动器功率损耗考量

• 估算栅极驱动器功率损耗
  

隔离式栅极驱动器给定通道的电源电流是电源电压、开关频率和输出负载的函数。通常，栅极驱动总功率损耗 P_GDRV 包括静态功率损耗 P_GDQ 和动态功率损耗 P_GDSW。

自举二极管损耗未包含在总损耗 P_GDRV 中，本部分不予讨论。第一个分量是静态功率损耗 P_GDQ，当以开关频率工作时，它包括驱动器上的静态功率损耗和驱动器本身的功耗。

P_GDQ 是在给定的 V_DD、V_CCA/V_CCB、开关频率和环境温度下于试验台上测得，OUTA 和 OUTB 不连接负载。

其中：I_DD 和 I_CC 是在电源电压（V_DD 和 V_CC）和目标开关频率下测得的电流。

第二个分量是在有负载电容情况下的动态运行损耗 P_GDSW，驱动器在每个开关周期中为负载充电和放电。

例如，MOSFET 的栅极可以近似仿真为容性负载。

由于米勒电容 C_GD 及其他非线性因素影响，对所驱动负载的近似保守估计通常是将给定 MOSFET 的标称输入电容 C_ISS 乘以 5 倍。

其中：C_EST = C_iss × 5。f_SW为开关频率。

另外，使用栅极电荷可获得更精确的 P_GDSW 值。

其中：Q_G为开关器件的总栅极电荷，f_SW为开关频率。

因此，可以计算栅极驱动总功率损耗 P_GDRV：

本例中，V_DD=5V，V_CC=25V，Q_G=50nC。当 INA 和 INB 从 0V 切换到 5V 且开关频率为 250 kHz 时，每个电源上测得的电流为：I_DD = 6.5 mA，I_CCA = I_CCB = 2.7 mA。

因此，总功率损耗 P_GDRV 可以计算如下：

隔离式栅极驱动器输出级的损耗 P_GDO 是 P_GDSW 的一部分。如果栅极驱动器外部电阻为 0，并且所有栅极驱动器损耗都消耗在隔离式栅极驱动器内部，那么 P_GDO 等于 P_GDSW。

如果存在外部导通和关断电阻，则栅极驱动器开关的内部导通电阻和外部栅极电阻（R_ON 和 R_OFF）共同产生此功耗。利用内部栅极电阻与总串联电阻的比值，可以计算隔离式栅极驱动芯片内每个通道的损耗。

因此，栅极驱动器的总功耗 P_GDRV 为：

• 估算结温

芯片内部的功耗乘以R_θJA，便可估算隔离式栅极驱动器结温比室温高出多少度：

其中：R_θJA 为结至空气热阻，可从数据表中的热信息表获得。

T_C为隔离式栅极驱动IC的外壳顶部温度，使用热电偶或其他仪器测量。

Ψ_JT为结至顶部特性参数，可从数据表中的热信息表获得。

为使器件不超出额定温度范围，T_J不得超过125℃。

PCB 布局指南

隔离式栅极驱动器的逻辑接口不需要外部接口电路。

输入和输出电源引脚需要电源旁路电容，如图 9 所示。

尤其是输出电源引脚上的旁路电容必须避免使用过孔，或者必须使用多个过孔来降低旁路电感值。V_DD 和 V_CCA（或 V_CCB）的电源旁路电容需要布置在尽可能靠近电源引脚的地方。

图9. 推荐的电源旁路电容布局

为了改善设计的开关特性和效率，开始 PCB 布局之前应考虑以下事项。

• 元件放置

    输入/输出走线应尽可能短。

最大限度地降低寄生电感和电容对布局的影响。（为保持较低的信号路径电感，应避免使用过孔。）

    V_DD 和 V_CCA（或 V_CCB）的电源旁路电容以及栅极电阻需要布置在尽可能靠近栅极驱动器的地方。

    栅极驱动器应尽可能靠近开关器件，以降低走线电感并避免输出振铃。

• 接地考量

    在高速信号层下方应有一个实心接地平面。

    V_SSA 和 V_SSB 引脚旁边应有一个实心接地平面，并为 V_SSA 和 V_SSB 使用多个过孔，以降低寄生电感并使输出信号上的振铃最小。

• 高压 (V_ISO) 考量

为确保初级侧和次级侧之间的隔离性能良好，对于窄体封装和宽体封装，驱动器件下方不应布置任何 PCB 走线或铜，如图 10 和图 11 所示。建议提供 PCB 切口以防止污染，避免损害隔离式栅极驱动器的隔离性能。

图10.推荐的窄体封装PCB布局

图11. 推荐的宽体封装PCB布局

本文为本设计指南的最后一部分

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原文标题：使用隔离式栅极驱动器的设计指南（三）：设计要点和PCB布局指南

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