思想实验：如果没有TSMC？

　　‍‍ 在美国芯片法案和对中施加的芯片制裁的风波中，TSMC似乎被推到了风口浪尖，他们在政治压力下非常不情愿地在Arizona建厂。为什么TSMC的地位如此重要？我们可以试着做一个思想实验，世界如果没有TSMC，芯片行业将会发生什么。

　　转向Samsung‍‍

　　我们能想到的第一个反应就是转向另一家代工厂。但这一选择其实有许多困难。首先，只有Samsung拥有5nm和3nm工艺。所以，Samsung理所当然成了唯一备选方案。但采用新的代工厂也不是简单的事。尽管两种工艺有相同的名称，例如5nm、3nm，但它们仍然有很大的不同，这会导致大量的重新设计。

　　这些差异之一是单元库（EDA工具组合在一起创建逻辑设计的一组微电路）。在设计流程的早期设计就从高级语言转化为逻辑单元的网络，所以转移到一个新的单元库就意味着要审查设计的大部分早期部分，并且实际上要重做许多后面的步骤。

　　另一个问题是所谓的设计规则（关于形状、大小、方向、间隔和位置的数千条具体几何规则的文件），这些规则将被打印到掩膜上，并在制造过程中转移到晶圆上。每种工艺都有自己的设计规则，因此在TSMC 5nm工艺中有效的设计可能需要许多详细的修改，才能适用于Samsung的5nm。设计规则是在设计过程接近尾声时检查的，所以这需要相对较小的改动。

　　对单元库、设计规则和其他问题的差异进行调整后，芯片设计团队可能已经重复了原始设计中的一半以上的工作（假设新版本第一次就ok过关）。新版本在性能、功耗和die尺寸上还会有很大不同，无论是好是坏。

　　其结果可能是，基于5nm或3nm设计的产品推迟一年才重返市场，芯片成本增加，性能或效率却可能降低。

　　回退

　　‍‍ 如果简单地从TSMC转向Samsung被证明是不可能或不切实际的，下一个选择可能是采用旧工艺重新设计芯片。Intel有10nm和所谓的7nm的工艺，GlobalFoundries也有14和12nm。此外，就没有合理的替代方案了。许多供应商早早就退出了摩尔定律的竞赛，以至于在14nm和下一个可行的替代方案之间有很大的差距。

　　现在的挑战是，将设计转移到旧工艺节点与转移到不同的代工厂是完全不同的工作。作个粗糙的概括，每一个连续的工艺节点所生产的芯片都具有比前一个节点更多的容纳晶体管的能力、更低的功耗和更高的性能。从14nm以后，这种收益开始递减，所以差异不像以前那么大了，但仍然存在。

　　这意味着如果你为7nm工艺重新设计原来的3nm芯片，die将明显增大。如果你的3nm设计已经突破了die尺寸的极限，那么你的7nm设计可能根本就不适合放在一个die上。7nm设计需要运行得更慢，才能获得与3nm设计相同的功耗。或者，如果你追求的是相同的性能，那么7nm设计的功耗会明显增加。如果回退到10nm或14nm工艺，影响甚至会更大。

　　减轻影响的因素

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　　尽管如此，实际可能并不像听起来那么糟糕。在电路层面上，5nm芯片名义上比7nm芯片在相同功率下性能增加10%，或者在相同性能下功耗减少约20%。但是在电路行为和芯片在系统中的工作方式之间还有许多其他变量。

　　例如，在大多数设备中，先进的芯片只在很小的一部分时间内以最大速度运行，其余时间要么在省电模式或空闲状态下。因此，10%最大性能差异对于实际应用可能是不可见的。

　　功耗的情况也类似，在所有可用的省电模式下，芯片在现实生活中可能很少接近最大功耗。在新的设计中更积极地使用电源管理技术可能能够补偿基础工艺技术的大部分差异。但AI应用是例外，它们往往会在相当长的时间段内全速运行。

　　容量差异（在给定区域获得多少逻辑门和内存位）是一个更大的问题。这也取决于设计，但在相同的die面积上，5nm比7nm器件可能多出25%。你能拥有的最大尺寸的die有一个物理限制，由光刻设备决定。

　　如果你的5nm设计没有接近该极限，那么容量的差异只会转化为更大的die，考虑到旧工艺往往更便宜，成本可能会或不会更高。但如果已经接近极限，那么可能不得不在旧工艺中把设计分成两个或更多die。

　　Multi-die的挑战

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　　如果新的设计需要multi-die，设计团队会面临两个重要问题。如何在die之间分区设计，以及如何将die互连？这两个问题是相互影响的。

　　根本的问题是，die之间的互联比die内的互联要慢得多，每比特的功耗也大得多。对连接的数量也可能有严格限制。因此，你需要在三个标准之间进行分区。其一是对设计进行分区，使较慢的连接所增加的延迟对系统性能的影响尽可能小。这通常会出乎意料的有效。

　　另一个是尽量减少必须在die之间移动的数据量，特别是在高速情况下，以减少不必要的功耗。

　　而第三个标准是尽量减少die之间的连接总数，以减少增加的封装成本。

　　这三个考虑因素也是相互影响的。因此，系统分区既是艺术，也是工程。而且它可能需要清晰地回到设计过程的开始，重新思考芯片结构的某些方面。因此，推向市场的时间可能是一年或更长。

　　互联

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　　与分区挑战同时存在的还有如何在物理上连接die的问题。基本上有三种选择。你可以把每个die放在一个单独的封装里，然后把封装安装在电路板上。这种方法性能最低且功耗最高。但如果能满足系统要求，也是最便宜的，并且有一个强大的全球供应链网络的支撑。

　　另一种选择是传统的multi-die模块。你可以把裸片直接安装在一块很小的电路板材料上，上面印有间距很细的互连线。然后将这个组件放入传统的封装中。这种方法比单die封装性能更高且功耗更低，但代价是需要更多的设计工作，价格也更高。

　　在multi-die模块方面有经验的封装和测试公司也比较少，目前许多公司都在台湾或中国大陆。

　　在性能和功耗方面的最佳选择是所谓的高级封装，就是AMD和Intel目前在最新的数据中心CPU中所采用的技术。die会直接安装在一个硅中介板上。中介板的互连线是在晶圆厂出厂的，因此它们的密度几乎与die上的密度一样。因此，你可以在die之间有更多的连接。

　　这是最昂贵的选择，也需要最多设计工作。除了TSMC之外，GlobalFoundries、Intel和Samsung都拥有类似的封装技术。

　　还有第四种选择，将die堆叠在起来，就像DRAM中的方式一样。这可以进一步降低性能损失和功率损耗，但由于复杂性和设计工作会大幅增加，这对目前的大多数设计来说可能并不实用。

　　世界的另一面

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　　对于中国的fabless公司来说，在美国的制裁下，能够选择的代工厂只有SMIC（中芯国际）。

　　SMIC拥有14nm工艺。美国的制裁目前阻碍了SMCI采购EUV***，因此一般的说法是他们将止步于此。

　　但从理论上讲，没有EUV也可以做到7、5、甚至3nm。这会在工艺复杂性和成本方面成倍增加，但仍可能是行得通的。事实上，前不久当一个分析实验室发现SMCI似乎生产出了7nm芯片时，出现了大量相关的报道。仔细分析发现，该芯片实际上是用10nm工艺制造的，有一些类似于7nm工艺的优化，因此将该工艺描述为半10nm节点可能更准确。

　　无论哪种方式，它都说明了决心可以克服物理障碍。

　　中国的fabless公司能否与SMIC合作，找到工艺优化和可能的multi-die架构，至少在系统层面保持与TSMC工艺的竞争力？这不完全没可能的，而美国的制裁无疑为这些fabless公司提供了这样做的动力。

　　审核编辑 ：李倩