SiC FET改进和应用程序挑战

从人类的角度来看，几代人过得很慢，在人们的记忆中，从“婴儿潮一代”到X到千禧一代（Y？）和Z，现在奇怪的是“A”。我想他们只是用完了字母。然而，在半导体领域，代际发展更快，自 4 年 750 月推出 2020V SiC FET 以来，SiC FET 现已达到第 <> 代。

第 3 代器件是市场领先的，关于它们相对于硅和 GaN 器件的优势已经写了很多，但 SiC 距离其理论性能极限还有一段路要走，因此第 4 代 SiC FET 级联码不可避免地以更好的性能进入世界。然而，对更快、更低损耗的开关的需求需要小心处理以避免过冲和振铃，因此EMI抑制是一个重要的考虑因素。让我们回顾一下这些改进并讨论一些应用程序挑战。

雷达上的第 4 代改进

第 4 代 SiC FET 以多种方式改进第 3 代，最容易用“雷达”图表来说明。

以大约6毫欧的器件为例，首先要注意的是额定电压增加到750V。这在整流线路应用中提供了有用的额外安全裕度，其中工作电压的峰值可能远远超过400V，浪涌和尖峰可能会使其更高。反向回收能量Qrr几乎减半，从而在硬开关应用中显著节省损耗，总开关能量也同样降低。动态节能是由于更小的芯片，提供更好的品质因数RDS（on） x A，并且芯片尺寸比第35代收缩3%，也提高了晶圆良率，从而提高了经济性。为了保持较小芯片从结到外壳的热阻仍然合理，我们使用银烧结芯片粘接和先进的晶圆减薄技术。短路耐受时间增加了一倍以上，最低导通电阻 750V/6mOhm FET 的体二极管浪涌电流额定值也是如此。有趣的是，导通电阻随温度的增加高于第 3 代，但从较低的值开始，正是这种效应实际上有助于短路耐受时间额定值。同样相关的是，第 4 代器件的导通和关断开关能量为正温度系数，而第 3 代器件为负，但第 4 代的 Eon 值低于第 3 代，并且在额定工作条件和温度下，Eoff 的温度系数相似。

生成 EMI 解决方案

SiC FET的极速是降低动态损耗所必需的，但高di/dt和dV/dt会带来与电路寄生电感相互作用的高EMI风险。这会产生振铃和过冲，从而降低电压裕量并使EMC合规性成为一个问题，因此通常需要边沿速率控制。传统解决方案涉及引入串联电阻来驱动栅极，但这会损害效率，增加延迟时间，并减少高频软开关电路中的最小导通时间和控制范围。更好的解决方案是在漏极到源极之间安装一个小型RC缓冲器，从而限制过冲和阻尼振铃，而不会引入额外的损耗。在网站上查找用户指南，以获取一些推荐值，作为不同条件下不同设备的起点，RC 值非常小。对于软开关应用，只需一个电容器就足够了。

并联SiC FET会引起栅极电路中的振荡，缓冲器有助于通过降低边沿速率来防止这种情况，但也建议为每个器件以及导通和关驱动状态使用单独的栅极电阻。栅极连接中的串联铁氧体磁珠也是一种安全的解决方案，此外还有高频直流母线去耦的良好实践，以及具有优化电压和本地去耦的鲁棒栅极驱动器。

第 4 代碳化硅 FET 具有支持系列

他们说，每一代人都比上一代人更成熟，“A一代”不超过12岁，已经比绝大多数“婴儿潮一代”更精通IT。第 4 代 SiC FET 附带大量支持数据、应用说明和 UnitedSiC 在线 FET-Jet 计算器™，能够指导您的器件选择并显示可用性能改进的实际价值。