高速微存储器接口时序

本应用笔记介绍了与DS80C320以外的Maxim高速微控制器的外部存储器接口。使用这些微控制器的系统设计人员必须了解不同器件系列的多路复用地址/数据锁存要求和锁存参数。讨论了EPROM和SRAM参数，以确保微控制器和外部器件之间的正确匹配。

介绍

DS80C320微控制器是Maxim全新高速微型系列的首款产品。该系列现在包括DS80C310、DS87C5x0、DS80C390、DS80C400、DS5230、DS5250等。DS80C320问世时，发布了应用笔记57“DS80C320存储器接口时序”，描述了存储器接口的独特速度要求。 到它。本应用笔记与最近推出的系列产品具有相同的用途。

基于高速微的系统常见配置如图1所示。在此示例中， 程序中包括程序（EPROM）和数据（SRAM）存储器器件。当然，随着 基于EPROM的器件，如DS87C520，很可能不需要其他程序存储 在处理器外部。但是，为了本讨论的目的，将假定外部 将使用程序存储。如果应用程序要求同时使用板载和外部程序 存储器中，可能需要一些额外的解码逻辑（未示出），以便两个存储器空间 不要重叠。

图1.典型的高速微系统。

与所有 8051 外部内存接口一样，处理器的端口 0 线 （P0.7–P0.0） 承载两个地址 和数据，锁存器用于解复用信息。闩锁的具体部件号为 由系统的速度要求决定，如下所述。但是，一般来说，闩锁 将是 '373 或 '573 类型。这两种器件类型之间的主要区别在于引脚排列。在'573上， 所有输入均位于封装的一侧，所有输出位于另一侧。这样可以更方便 董事会布局。

从处理器的端口 2 地址总线 （P2.7–P2.0） 连接到内存的线路数 地址总线在图中显示为“N”。“N”的确切值由 使用的内存设备。

本应用笔记基于DS87C520的时序，但本文讨论的原理应适用于高速微控制器家族的任何成员。请务必检查所用器件的数据手册，了解与此处示例的微小时序差异。

闩锁要求

由于端口 0 （AD7–AD0） 总线的高速，必须考虑以下选择： 用于地址解复用的锁存器。通过查看高速微型数据手册，可以看出 对锁存器施加了一些时序约束。例如，CPU 参数 t阿弗尔（端口 0 对ALE有效的地址 低）确定最短设置时间（t苏） 闩锁实际上将具有。这 参数 TLHLL和 t拉克斯也会影响锁存器的时序要求。表 1 显示了 33MHz 工作的 CPU 参数，以及对各种锁存器系列的要求。对于 参数 在表中，CPU 参数必须大于闩锁参数。可见， 违反了 HC 锁存器系列所需的最短设置和保持时间（突出显示）。为此 原因，该系列不能用于33MHz工作。

锁存器的另一个相关特性是其从输入到输出的传播延迟。由于闩锁在 地址路径，此参数对内存时序要求有直接而显著的影响。 下一节将讨论此参数。

表 1.闩锁参数

 

CPU Parameter	@33MHz	Latch Parameter	AC Family	F Family	HC Family
tLLHL min	40纳秒	tW	4.5纳秒	6.0纳秒	20.0纳秒
tAVLL min	10纳秒	tSU	6.0纳秒	2.0纳秒	15.0纳秒
tLLAX min	10纳秒	tH tPROP	1.0秒 11.5秒	3.0秒 8.0秒	13.0秒 38.0秒

 

程序存储器

如图 1 所示，程序存储器（通常为 EPROM 或闪存）与处理器的 LSB 地址接口 通过地址解复用锁存器。EPROM还通过 MSB 地址总线和程序存储 ENable（/PSEN）信号。处理器始终输出 MSB 地址在 LSB 地址之前，因此可以忽略此接口。但是，剩下的两个中的每一个 必须检查接口以了解最关键的时间。EPROM的相关时序参数 可以通过评估器件的数据手册来找到器件。表 2 总结了 来自两个不同制造商¹的多种速度等级的EPROM。

EPROM参数

 

参数	-55	-70	-90	-120	-150	-200	-250
tACC min	55纳秒	70纳秒	90纳秒	120纳秒	150纳秒	200纳秒	250纳秒
tCE min	55纳秒	70纳秒	90纳秒	120纳秒	150纳秒	200纳秒	250纳秒
tOE min	25/35ns	30/40ns	30/40ns	35/50ns	65纳秒	75纳秒	100纳秒
tDF min	25纳秒	30/25ns	30/25ns	35/30ns	30纳秒	30纳秒	30纳秒

 

注意：X/Y 表示 Atmel/AMD 设备之间的差异。

在评估处理器、锁存器和 EPROM 的时序规格时，可以看出 最关键的时序路径是通过LSB地址总线。地址必须出现在这辆公共汽车上， 通过锁存器，寻址EPROM，EPROM必须在比 中央处理器参数 tAVIV1.由于锁存器位于路径中，因此该总线的时序可以通过 等式如下：T支柱+ 吨行政协调会< 吨AVIV1.DS87C520数据资料显示 那 tAVIV1是时钟速度的函数（表示为 t中联），由下式给出： tAVIV1= 3吨中联- 32ns。求解 33MHz 的这些方程 使用F型锁存器操作时，可以看出需要小于52ns的EPROM访问时间。这说明闩锁速度直接影响EPROM所需的速度。

表 3 显示了针对各种 CPU 时钟速度推荐的 EPROM 速度和锁存器类型。这 建议的速度等级基于上述公式以及EPROM和锁存时序参数。 进一步的评估表明，EPROM参数tDF也可能是某些高位的关键参数。 CPU 时钟速度。此参数必须始终小于 CPU 参数 tPXIZ.

表 3.推荐的 EPROM 速度

 

时钟频率（兆赫）	使用“F373 闩锁”的速度	使用'Ac373锁存器的速度	使用'HC373锁存器的速度
33	50	20*	20*
25	70	70	50
20	70	70	70
18.432	120	90	90
16	120	120	90
14.746	150	150	120
14.318	150	150	120
12	200	200	150
11.059	200	200	200
7.37	200	200	200
1.8432	200	200	200

 

*吨行政协调会< 20ns 可能需要不同的内存技术。

数据存储器

有许多因素使数据存储器（SRAM）与高速接口 微控制器系列极其简单。首先，SRAM器件通常更快，更容易。 提供更高的速度等级。事实上，有时很难找到一个慢速的SRAM。一个更多的 重要的因素是所有高速微型系列成员都能够插入拉伸循环 到 MOVX 指令中。这为支持高速和低速提供了一种方便的方法 设备位于同一数据总线上，无需外部支持硬件。所有高速微型系列 成员默认对 MOVX 指令使用一个拉伸循环。为了获得最大吞吐量， 应用软件可以写入某些特殊功能寄存器（SFR）位并导致MOVX 以零拉伸周期操作的说明。此默认条件方便现有设计 可能没有快速 RAM。即使在高速系统中，也可能没有必要或不希望 全速执行数据访问。此外，还有各种内存映射外围设备，例如 作为LCD显示器或UART，速度不够快，无法跟上全速高速微型。这 如果需要，灵活性允许用户以一些性能换取较慢的数据RAM。对于 接下来的讨论，将假设零拉伸周期的最坏情况计时场景。

为了获得最佳性能，即，将零拉伸周期数据存储器访问编程到 处理器，MOVX 指令需要两个机器周期。指令的获取需要一个 机器周期留下一个机器周期用于内存读取或写入。在数据分析中 内存的时序要求如下，将假定表 3 中的建议具有 被跟踪。

通过分析，可以确定四个SRAM时序参数是必要的，并且足以满足处理器在大多数情况下的时序要求。这些参数及其对各种速度等级的值如表4所示。在数据读取操作期间，处理器预计从地址更改到有效数据可用的时间为 71ns （tAVDV1= 3tCLCL-29） 或更短。如果从此参数中减去 F373 锁存器 （8ns） 从 D 到 Q 的传播延迟，则获得 54ns 的存储器地址访问 （tAA） 要求。同样对于数据读取操作，从/RD信号变低到从存储器器件接收到有效数据的时间必须为38ns （tRLDV = 2tCLCL - 22）或更短。由于处理器的/RD信号与存储器的/OE引脚相连，因此存储器的输出使能访问时间（tOE）必须小于38ns。由于处理器读取数据后，SRAM必须在25ns内放弃总线（tRHDZ = tCLCL - 5）。这就决定了SRAM参数tOHZ小于25ns。对于写入，处理器将提供 56ns 的最小写入脉冲 （tWLWH = 2 tCLCL - 5），等于 SRAM 所需的最小写入脉冲宽度 （tWP）。基于这四个计算参数和表4所示的假设SRAM速度，可以针对许多不同的时钟频率确定合适的速度器件。表 5 中给出了推荐的 RAM 速度的摘要，其中假设 F373 锁存器公平。应该注意的是，关键时序参数并不总是访问时间。由于处理器的高速和内存参数关系的变化，必须检查所有四个参数的任何特定时钟速度。

表 4.SRAM 参数

 

tAA (ns)	tOE (ns)	tOHZ (ns)	tWP (ns)
35	20	15	25
55	30	25	35
70	35	30	45
80	35	30	60
100	50	35	60
120	60	45	70
150	55	40	90
170	80	35	120
200	100	35	150

 

表 5.基于 t 的建议 RAM 速度AVDV1带 'F 闩锁

 

时钟（兆赫）	内存速度（零拉伸）	内存速度（一个拉伸）
33	50	120
25	80纳秒	200纳秒
20	80纳秒	200纳秒
18.432	120纳秒	200纳秒
16	120纳秒	200纳秒
14.746	120纳秒	200纳秒
14.318	170纳秒	200纳秒
12	200纳秒	200纳秒
11.059	200纳秒	200纳秒
7.37	200纳秒	200纳秒
1.8432	200纳秒	200纳秒

 

其他注意事项

本应用笔记中使用的所有时序计算均基于DS87C520中的公式。 数据表。这些规格假设指定信号的容性负载大致相等。如果 使用图1的配置，这是实现的。但是，如果任何信号连接到附加信号 负载，然后应评估包括附加器件在内的容性负载。如果有 显著差异，在关键路径分析中应使用额外的裕量，并且适当 选定的内存速度。对于较旧或非常规的SRAM设备，明智的做法可能是 确认其他重要的时序参数（例如写入活动前的数据设置）。然而，在 接受调查的设备，满足上述四个参数将有资格使用该设备。

审核编辑：郭婷