下一代EUV***，关键技术拆解！

芯东西3月8日消息，世界顶级先进半导体研究机构比利时微电子研究中心（imec）近日发布一篇深度好文，详细解读了下一代EUV***成像技术短期和长期的挑战及创新方向。

imec长期与全球***霸主阿斯麦（ASML）以及台积电、英特尔、三星等芯片制造巨头深度合作，是这些大厂背后的顶级智囊，也是EUV（极紫外）***的幕后功臣之一。

随着先进制程争霸赛挺进2nm赛点，High NA（高数值孔径）EUV***成为抢抓时间窗口、保障高良品率的关键设备，为此各大芯片制造巨头眼巴巴地守在ASML门前排队，都想先下手为强。

但imec先进成像、工艺和材料高级副总裁斯蒂芬·希尔（Steven Scheer）在接受采访时非常理性地指出，要经济高效地引入High NA EUV***，还需翻越“四堵墙”，包括改进EUV光刻胶的厚度、底层材料的属性、3D掩膜效应对成像的影响，以及与新型逻辑晶体管、存储芯片组件进行协同设计。

引入High NA的优先事项是什么？如何克服EUV光刻胶相关挑战？imec计划通过探索哪些技术路径来造出更强***？未来两到五年，哪些其他技术的发展会影响到光刻成像？斯蒂芬·希尔对这些备受关注的问题一一作出解答。

据他介绍，imec和ASML正在建立一个High NA EUV实验室，以满足芯片制造商的早期开发需求。imec还与成像设备和材料供应商广泛合作，以便制备EUV光刻胶材料、底层、干法蚀刻、光掩膜、分辨率增强技术（RET）和计量技术。

01 引入High NA的首要任务：开发EUV光刻胶

斯蒂芬·希尔说，引入High NA最关键的事是考虑High NA工具的可用性。

ASML和德国镜片生产商蔡司公司（Carl Zeiss AG）在集成模块和光学组件方面取得了惊人的进展。尽管这两大公司已经为引入Low NA EUV***提供了许多与过程相关的突破性解决方案，但仍需进一步的改进才能使High NA EUV***运用得更为高效。

除了High NA工具外，EUV光刻胶的开发仍然是imec与生态系统合作伙伴的主要任务之一。

High NA EUV***的出现将进一步提高分辨率并缩小金属间距，从而降低焦点深度。这固然会导致薄膜厚度尺度缩小，故需要采用新的EUV光刻胶和底层，以优化蚀刻过程中EUV的吸收和图案转移。

此外，他们需要推动随机粗糙度的持续改进。从过去看，光刻胶成像性能通过分辨率、线边缘粗糙度（LER）或局部关键尺寸均匀性（LCDU）和灵敏度（也称为RLS参数）来表示。今天，鉴于随机性的重要性，imec在早期开发阶段已经用RLS参数评估了成像性能，该参数反映了随机性限制的工艺窗口。

他们相信这些解决方案可以缓解光刻胶系统引起的随机缺陷，并扩大工艺窗口，同时降低NA值，imec打算与合作伙伴合作，在High NA实验室演示这些新技术。

特征尺寸和EUV光刻胶厚度的减少也会影响计量。除打印性能外，急剧的尺寸微缩可能会影响准确性和精度，从而影响计量和检测性能。

02 迎接EUV光刻胶挑战imec开发新的工具箱Attolab

EUV光刻胶在光刻过程中具有重要作用，它不仅能保护衬底基座，还具备抗腐蚀的性能。关于克服与EUV光刻胶相关的挑战，imec提供了诸多帮助。斯蒂芬·希尔谈道，为解决传统多组分混合光刻胶系统引起的化学随机性（即散粒噪声以外的随机性）问题，他们正在开发新的材料，例如含金属的光刻胶或单组分光刻胶。imec将继续和材料供应商开发新概念，并处理污染风险和流程集成挑战等关键问题。

新型High NA EUV光刻胶系统不能在孤立的贮仓中开发，而是需要与底层、新型光刻胶和高度选择性蚀刻工艺进行共同优化，以获得最佳性能。

此外，为进一步了解EUV曝光下光刻胶和底层的行为、加快材料开发，imec最近开发了一个名为Attolab的新工具箱用来匹配光刻胶和底层属性。通过材料筛选、表面能量匹配研究、材料物理表征和界面工程，新的工具箱可以与光刻胶一起开发旋涂或沉积的底层薄膜，以实现优化的LER、灵敏度的EUV图案缩小。同时，涂膜的吸收系数和图层特性可以通过辐射测量和反射测量来研究，imec将把这些技术提供给Attolab的合作伙伴。

▲24nm间距线和空间：金属氧化物光刻胶（MOR）和化学放大光刻胶（CAR）的成像开发。尽管薄膜厚度小，但MOR的剂量更低、LER和缺陷性更小。（图源：imec官网）

03 汇集完整的掩膜研发生态系统imec朝下一个光刻节点进军

为迎来下一个光刻节点，imec正在持续探索中。斯蒂芬·希尔说，掩膜的开发正在进行新的演变。

为了满足减少EUV曝光剂量的要求，imec正在对带有Low-n吸收剂的掩膜进行大量调查，因为这些掩膜在低曝光剂量的状态下会产生高对比度（或NILS）的空中强度分布。

同时，他们还关注晶圆随机指数和掩膜3D效果。

晶圆的随机缺陷由许多因素导致，其中掩膜可变性是其中之一。为了解决这个问题，他们研究了哪些类型的掩膜可变性（包括不同的粗糙度）在晶圆上更容易增加随机性，其目的是提出更新的掩膜和blank规格。

此外，High NA EUV***将使用变形镜头，在x和y方向提供不等的放大倍率。这种变形意味着晶圆将进行场拼接，以实现与其他传统光学光刻相同的晶圆场尺寸。晶圆场拼接在掩膜层面上更重视掩膜场边缘的质量。

imec了解到掩膜与EUV照明的相互作用越来越重要，因此，他们汇集了完整的掩膜研发生态系统，与供应商一起支持掩膜创新（如新型吸收器）的工业化，并在imec-ASML High NA EUV实验室中通过建模探索掩膜复杂性（如可变性或拼接）。

斯蒂芬·希尔还谈道，以上问题都不是引入High NA EUV***的根本问题。为了顺利、及时和高效引入具有最大性能的High NA EUV***，最关键问题应该是积极应对这些挑战，并为生态系统的关键参与者提供有效的协作平台。imec和ASML围绕第一台High NA***建立High NA EUV实验室的主要动机，也是希望促进High NA EUV***的迅速引进和升级。

04 存储和逻辑新设备概念兴起未来2-5年内将影响成像领域

谈到未来两到五年内影响成像领域的其他发展，斯蒂芬·希尔提出，除了EUV***的创新外，越来越多利用3D的存储和逻辑新设备概念的兴起也带来了独特的成像机会。

互补场效应晶体管技术（CFET）是超越全环绕栅极（GAA）纳米片的未来器件，它将一个FET通道堆叠在另一个FET设备上。设备制造需要高纵横比的成像流程，以实现有源部分、栅极、源极/漏极凹槽以及中线M0A接触的形成。此外，还需要大量的材料，如金属或绝缘体。

自下而上沉积或区域选择性沉积（ASD）的创新，可以在降低CFET的工艺复杂性方面发挥重要作用。

接下来，为了让基于CFET的标准单元从5轨扩展到4轨，CFET设备可能会与背面功率传输集成。这种新的布线选择方案需要具有高纵横比的通孔开口和良好选择性的空间间隔物来自对准成像。

在内存中，DRAM目前依赖于一个窄而高的电容器作为位单元。当缩小间距以增加密度时，电容器的横向临界尺寸（CD）将继续缩小，为保持电容恒定，电容器需要做得越来越高。这不仅会导致制造问题和产量损失，2D DRAM也将达到基本材料极限。

为了克服这些问题，imec正在考虑各种3D DRAM流程，并在模块层面应对关键挑战。

人们可能会看到半导体氧化物等新材料的引入，辅之以使用几个高纵横比蚀刻和横向凹槽，接着，用衬里、电介质和金属填充垂直孔和侧空腔，要成功完成这几项步骤，会像今天在3D-NAND-Flash技术中遇到的难题一样具有挑战性。

05 imec重视可持续发展技术、环境缺一不可

今天，芯片制造产生的二氧化碳估计约占全球二氧化碳排放量的0.1%。然而，由于先进技术节点的复杂性日益增加，与制造逻辑技术相关的二氧化碳排放量预计将在未来10年内还将翻一番。

据斯蒂芬·希尔预计，晶圆的总产量将每年增长约8%。如果他们什么都不做，与芯片制造相关工业排放量将在未来十年内翻两番。

根据《巴黎协定》，所有工业部门都应每十年将排放量减半。换句话说，在“不作为”的情况下，imec将偏离目标八倍。

斯蒂芬·希尔说，可持续性是imec研究的关键。他们启动了可持续半导体技术和系统（SSTS）计划，聚合供应链，共同实现芯片制造的零排放目标。

为了量化半导体工厂对环境的影响，他们正在构建一个名为imec.netzero的虚拟工厂。imec通过与设备和材料供应商合作，不断对开发的模型进行基准测试和验证。

在即将举行的SPIE高级光刻和成像会议上，他们将对先进芯片制造过程中图案对碳排放的影响进行定量评估。在他们的实际工厂中，imec已经确定了污染物高排放区域，并针对环境问题提供了解决方案，包括减少使用氟化蚀刻气体、减少用水、回收稀有材料、回收氢气和采用低剂量光刻工艺。

在开发未来技术的同时应对环境影响似乎是一项无比艰巨的任务。但斯蒂芬·希尔相信imec可以尽最大努力做到减少对环境的影响。

06 结语：光刻技术任重道远

随着半导体技术的不断革新，芯片制程一路微缩，目前由于物理限制，芯片制程的演进已临近瓶颈期。imec把创新目标放在改进高性能半导体技术上，其中光刻成像作为辅助芯片制造的关键技术，需要不断应对未来发展的挑战和创新。

作为全球先进微电子研究中心imec的高管，斯蒂芬·希尔提出了很多有建设性意义的思考，包括High NA技术的引入、EUV光刻胶相关的挑战等。除此之外，斯蒂芬·希尔对于环境生态问题也颇为重视，为此，imec不仅减少了污染物的排放，还回收可用物，采取环境友好型技术。

未来几年里，imec将继续致力于研究光刻技术，而该技术的不断进步将是推动芯片制造挺进埃米时代的关键，为此，还需要整个半导体生态系统共同创新和协作。

审核编辑 ：李倩