串并转换电路的实现方案

当前设计的一款ADC芯片，其具有数据串行输出模式，由于串行输出的数据不能够直接后接理想DAC进行波形分析，因此不太方便。最好是能插入一个Serial_To_Parral的转换模块，将串行输出的数据转换为并行数据，再后接理想DAC产生模拟波形，如此就便于FFT分析了。

Serial_To_Parral：这里说的串并转换电路，指可以实现串行数据转并行数据的电路。本文提到的Serial_To_Parral模块是用VerilogA基本组件搭建的，以一个3bit数据的转换作为示例，其原理框图如下图所示：

图1：Serial_To_Parral原理框图

该电路的思路是：移位寄存器负责对DATA的每bit数据进行采样并且向右移位，移位寄存器的每级输出分别与右侧并行寄存器的输入相连。随着CK最后一次上沿采样完DATA数据后，在其后的半周期内将并行寄存器上的数据同步输出。

图2：相关时序图

并行寄存器的同步采样时钟为“并行同步时钟产生电路”产生。注意到，产生同步采样时钟的电路使用了RD信号对DFF进行复位。RD信号为ADC系统的读取使能信号，RD=0时有效。因此在RD=1期间，DFF复位，SAMP_CK=0，并行寄存器上的输出保持不变。