ChatGPT能否帮助FPGA设计弥补能力的缺失呢？

科技即生产力，最近，OpenAI 发布了 ChatGPT，在各大论坛和许多网站上受到了广泛关注，ChatGPT是由 OpenAI 提出的大型预训练语言模型，使用了许多深度学习技术，可以生成文本内容，也可以进行文本分类、问答等任务。这么强大的功能，自然会有很多人想着测试它的能力，让它设计生成一些“代码”或者“文章”来了解他的能力，而我注意到很少有人用 Verilog 去试试他的能力，所以今天我们去试一试，最后再看看它未来能为FPGA领域带来什么。

ChatGPT简介

FPGA工程师在“软件”方面能力基本都是比较欠缺的，比如一些脚本等，在这方面ChatGPT能否帮助我们弥补这些能力的缺失？

首先我们先简单测试一下GPT的HDL编码能力

下面是GPT给的例程：

GPT BEGIN

以下是一个简单的流水灯程序：

 

module shift_register(
    input clk,
    input reset,
    output reg [7:0] led
);

reg [7:0] shift_reg;

initial begin
    shift_reg = 8'h01;
end

always @(posedge clk) begin
    if (reset) begin
        shift_reg <= 8'h01;
    end else begin
        shift_reg <= {shift_reg[6:0], shift_reg[7]};
    end
end

assign led = shift_reg;

endmodule

 

该模块包含一个8位移位寄存器，通过时钟来推进并且每个周期将寄存器向左移动一位。模块还包含一个复位信号，当复位信号为高时，寄存器将重新置为初始状态，并从第二个LED灯开始闪烁。最后，将移位寄存器的输出分配给LED灯。

GPT END

上面就是GPT生成的代码，效果很好，基本功能实现，但是上面代码不能综合，有点小BUG，比较简单，大家自己可以试着看看有什么问题。

接下来我们测试一个复杂的代码：

GPT BEGIN

以下是一个简单的Verilog代码实现HDB3编码器和解码器。代码假定输入信号是一个序列，而不是一个单独的位。

 

module hdb3_encoder(input clk, input rst, input [7:0] data_in, output reg [7:0] tx_out);

reg [3:0] polarity;
reg [3:0] zero_count;

always @(posedge clk) begin
    if (rst) begin
        tx_out <= 8'b00000000;
        polarity <= 4'b0000;
        zero_count <= 4'b0000;
    end else begin
        if (data_in == 8'b00000000) begin
            zero_count <= zero_count + 1;
            if (zero_count == 4) begin
                if (polarity == 4'b0011) begin  // Positive pulse
                    tx_out <= 8'b00000010;
                    polarity <= 4'b1100;
                end else begin  // Negative pulse
                    tx_out <= 8'b00000001;
                    polarity <= 4'b0011;
                end
                zero_count <= 0;
            end else begin
                tx_out <= 8'b00000000;
            end
        end else begin
            if (data_in[7] == 1) begin  // Ones count as positive
                if (polarity == 4'b1100) begin  // Positive pulse
                    tx_out <= 8'b00000010;
                    polarity <= 4'b0011;
                end else begin  // No pulse
                    tx_out <= data_in;
                    polarity <= polarity + 1;
                end
                zero_count <= 0;
            end else begin  // Zeros alternate
                if (polarity == 4'b0011) begin  // Negative pulse
                    tx_out <= 8'b00000001;
                    polarity <= 4'b1100;
                end else begin  // No pulse
                    tx_out <= data_in;
                    polarity <= polarity + 1;
                end
                zero_count <= 0;
            end
        end
    end
end

endmodule


module hdb3_decoder(
input clk,
input rst,
input [7:0] rx_in,
output reg [7:0] data_out,
output reg valid
);

reg [3:0] polarity;
reg [3:0] zero_count;

always @(posedge clk) begin
    if (rst) begin
        data_out <= 8'b00000000;
        polarity <= 4'b0000;
        zero_count <= 4'b0000;
        valid <= 0;
    end else begin
        if (rx_in == 8'b00000000) begin
            zero_count <= zero_count + 1;
            if (zero_count == 4) begin
                if (polarity == 4'b0011) begin  // Positive pulse
                    data_out <= 8'b00000000;
                    valid <= 1;
                end else if (polarity == 4'b1100) begin  // Negative pulse
                    data_out <= 8'b00000000;
                    valid <= 1;
                end
                polarity <= 4'b0000;
                zero_count <= 0;
            end else begin
                data_out <= 8'b00000000;
                valid <= 0;
            end
        end else begin
            if (rx_in == 8'b00000010) begin  // Positive pulse
                data_out <= 8'b00000000;
                valid <= 1;
                polarity <= 4'b0011;
                zero_count <= 0;
            end else if (rx_in == 8'b00000001) begin  // Negative pulse
                data_out <= 8'b00000000;
                valid <= 1;
                polarity <= 4'b1100;
                zero_count <= 0;
            end else begin
                data_out <= rx_in;
                polarity <= polarity + 1;
                if (polarity == 4'b1111)
                    polarity <= 4'b0000;
                zero_count <= 0;
                valid <= 1;
            end
        end
    end
end

endmodule

 

GPT END

对于刚接触这个行业的人，上面的代码足够给初学者提供一个代码思路，顺着这个思路进行修改理解，很快就可以实现一个复杂一点的Verilog代码。

我们在使用Vivado时候，TCL也是一个重要的脚本语言，需要我们熟练掌握，首先我们让GPT给我们出一个无GUI创建工程的示例：

GPT BEGIN

以下是一个简单的Vivado无GUI的TCL工程脚本示例：

 

# 设置工程名和工作目录
set project_name "my_project"
set project_dir "/path/to/project/dir"

# 创建工程
create_project $project_name $project_dir -part xcku115-flvb2104-2-e -force

# 添加源文件
add_files -norecurse /path/to/source/file1.v
add_files -norecurse /path/to/source/file2.v

# 设置仿真模块
set_property simulator_language Verilog [current_project]
set_property top_module my_top_module [current_fileset]

# 运行综合
synth_design

# 运行实现
implement_design

# 导出比特文件
write_bitstream -force /path/to/bitstream_file.bit

 

这只是一个基本示例，实际的脚本可能需要更多的命令和参数来完成所需的操作。您可以参考Vivado的TCL命令参考手册来学习更多使用方式。

GPT END

基本命令都是有的，每一个命令的中文注释都有，真的方便极了。

此外，还尝试了写小作文，爬虫等都是可以完成一个完整度较高的答案。

总的来说，ChatGPT 给我留下了深刻的印象，因为它可以生成和迭代代码，就像正在与办公室里的另一位工程师交谈一样。不过它的功能也有限。也就是说，它可以在几分钟内提供一个很好的开发起点和一个可行的框架。

由于GPT的中文训练量远远不及英文的，所以在这方面会有一些欠缺，随着发展的越来越快，以下是本人觉得的发展方向：

首先，ChatGPT可以作为一个问答机器人，对设计人员的问题进行回答。设计人员可以向ChatGPT提问关于FPGA的问题，比如FPGA的官方文档、产品手册、参考设计、IP核等内容，ChatGPT会根据用户提问的问题提供最佳答案，同时在一些FPGA大厂进行训练后的情景肯定完美。这对于刚刚接触FPGA的设计人员来说，肯定是一个非常好的学习工具。

其次，ChatGPT可以协助设计人员进行设计验证和测试。在设计过程中，由于各种器件互相影响，可能会出现很多问题，如电性能等。ChatGPT可以根据设计人员的需求，给出适当的方法和步骤，以协助验证功能、测试性能和诊断问题。此功能可以帮助设计人员提高设计质量、加快设计速度，并避免出现故障。

第三，ChatGPT可以协助设计人员优化设计流程。设计FPGA需要计算资源和时间，设计人员需要花费大量时间来优化设计，例如电路拓扑、时序约束等。ChatGPT可以根据经验、文献和实践，为设计人员提供优化建议，帮助提高设计效率和质量。

最后，ChatGPT还可以协助设计人员进行调试和维护工作。FPGA设计一旦完成，像其他电路一样，也需要进行维护和调试工作，比如在更新版本或漏洞修复时。ChatGPT可以为设计人员提供有关这些方面的帮助，从而使他们更好地处理问题。

对于我们个人来说，其实用GPT作为自己的个人助手，平时用来记一些笔记、知识点，都是很完美的“容器”。

总之，ChatGPT作为一款人工智能聊天工具，将来能够为FPGA设计人员提供许多便利。回答问题、协助设计验证和测试、优化设计流程、协助调试和维护。这一切都可以帮助设计人员提高设计质量和效率，节省时间和成本。

审核编辑：刘清