关于pcb高速线路的布线问题

1 关于高速差分信号布线

问：在pcb上靠近平行走高速差分信号线对的时候，在阻抗匹配的情况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么？在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我们产品的信号1GHz左右，阻抗要求为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗？还是以100欧姆来算？接收端差分线对之间可否加一匹配电阻？谢谢！

答：会使高频信号能量衰减的原因一是导体本身的conductor loss, 包括skin effect, 另一是dielectric loss。这两种因子在电磁理论分析transmission line effect时, 可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗, 变的较小, 根据分压原理这会使信号源送到线上的电压小一点。至于, 因耦合而使信号衰减的理论分析我并没有看过, 所以我无法评论。对差分对的布线方式应该要适当的靠近且平行。所谓适当的靠近是因为这间距会影响到差分阻抗的值, 此值是设计差分对的重要参数。需要平行也是因为要保持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响SI及timing delay。

差分阻抗的计算是 2(Z11 - Z12), 其中, Z11是走线本身的特性阻抗, Z12是两条差分线间因为耦合而产生的阻抗, 与线距有关。至于差分按50ohm来计算还是100ohm来计算这个问题，其实很简单，主要是看你的总线或者是设计平台的要求，比如，一般情况下USB2.0的阻抗要求为90ohm，而SATA的阻抗要求是100ohm，像Intel的X86的主板要求又有点不一样。所以这都要依实际情况而定。至于如何计算的话，可用仿真软件算出来。最常使用的就是Polar SI9000。

2 问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，希望专家给一些好的意见和建议！

答：除了地要分开隔离外, 也要注意模拟电路部分的电源, 如果跟数字电路共享电源, 最好要加滤波线路。另外, 数字信号和模拟信号不要有交错, 尤其不要跨过分割地的地方(moat)。

3 关于高速PCB设计中信号层空白区域敷铜接地问题

问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢？

答：一般在空白区域的敷铜绝大部分情况是接地。只是在高速信号线旁敷铜时要注意敷铜与信号线的距离，因为所敷的铜会降低一点走线的特性阻抗。也要注意不要影响到它层的特 性阻抗，例如在带状线的结构时。

4 高速信号线的匹配问题

问：在高速板layour，为什么要求高速信号线(如cpu数据，地址信号线）要匹配? 如果不匹配会带来什么隐患？其匹配的长度范围（既信号线的时滞差）是由什么因素决定的，怎样计算？

答：要求走线特性阻抗匹配的主要原因是要避免transmission line effect所引起的reflection影响到SI和flight time。也就是说如果不匹配，则信号会被反射影响其质量。所有走线的长度范围都是根据timing的要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。某些信号线长度要在某个范围就是根据该信号所用的传输模式(common clock或source synchronous)下算得的timing margin，然后再确定走线长度的允许误差。

5 在高速设计中，如何解决信号的完整性问题？

答：信号完整性基本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和output impedance，走线的特性阻抗，负载端的特性，topology等。解决的方式是靠termination与调整走线的拓朴。

6 如何处理实际布线中的一些理论冲突的问题

问：在实际布线中，很多理论是相互冲突的；例如： a 处理多个模/数地的接法：理论上是应该相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者绝对的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完整的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确？ b 理论上晶振与CPU的连线应该尽量短，由于结构布局的原因，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题？诸如此类的问题还有很多，尤其是高速PCB布线中考虑EMC、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突？多谢！

答：a. 基本上, 将模/数地分割隔离是对的。要注意的是信号走线尽量不要跨过有分割的 地方(moat), 还有不要让电源和信号的回流电流路径(returning current path)变太大。 b. 晶振是模拟的正反馈振荡电路, 要有稳定的振荡信号, 必须满足loop gain与phase的规范, 而这模拟信号的振荡规范很容易受到干扰, 即使加ground guard traces可能也无法完全隔离干扰。而且离的太远, 地平面上的噪声也会影响正反馈振荡电路。所以, 一定要将晶振和芯片的距离进可能靠近。 c. 确实高速布线与EMI的要求有很多冲突。但基本原则是因EMI所加的电阻电容或ferrite bead, 不能造成信号的一些电气特性不符合规范。所以, 最好先用安排走线和PCB叠层的技巧来解决或减少EMI的问题, 如高速信号走内层。最后才用电阻电容或ferrite bead的方式, 以降低对信号的伤害。

编辑：黄飞