了解用于模拟/数字转换器的单传输对串行通信的新JESD204标准

数字设计人员可能非常熟悉在模数转换器 （ADC） 和逻辑设备之间路由高速数字线路的挑战。必须非常小心，以确保高速走线之间有足够的间距，并确保数字信号不跨越模拟边界。不良布局将导致数字开关噪声反馈到 ADC 的模拟输入中，从而降低整体系统性能。

由于电路板空间非常宝贵，而 FPGA 引脚是一种宝贵的商品，因此串行数据转换器接口相对于并行接口的优势显而易见。ADC 中使用的高速数字数据的典型串行通信需要三对传输线用于低压差分信号 （LVDS），其中一对用于数据本身。

为了准确收集这些数据，需要一个数据时钟。为了建立数据样本边界，帧对齐也需要帧时钟。对于高速 ADC，对齐数据时钟、帧时钟和数据通常需要发送器和接收器中的延迟锁定环 （DLL） 以正确对齐数据时钟。这种对准在千兆赫速度下变得非常困难。终，这种 6 线串行传输方法通常不会在 1.2 GHz 以上完成，从而限制了 ADC 的速度或其分辨率。

8B/10B 编码初由 IBM 于 1980 年代发明，消除了对帧时钟和数据时钟的需要，这使得在 2 GHz以上的频率下实现单传输线对通信成为可能（图1 ）。

图 1：传统串行与 8B/10B 编码

8B/10B 编码的独特特性允许将数据时钟嵌入数据本身，并通过初始帧同步以 COMMA 字符维护帧。

直到近才制定了规范，定义了标准化数据转换器编码接口实现所需的协议和电气特性。JEDEC 规范 JESD204 支持新一代更快、更准确的串行 ADC，例如 Linear Technology 的 LTC2274、16 位、105 Msps ADC。

与典型的 6 线串行传输相比的优势

8B/10B 编码数据对时钟恢复电路很友好，因为它具有游程长度限制。它还适用于交流耦合，因为它是直流平衡的。8B/10B 编码涉及将 8 位八位字节转换为 10 位代码组。在每个代码组中，1 和 0 的数量之差绝不会超过两个。通过监测连续代码组中 1 和 0 的数量，计算出运行差异。

发送器和接收器使用此差异对数据进行编码和解码。对于每个输入八位字节，有两个可能的 10 位输出代码。要传输的代码的选择取决于运行差异，旨在保持 1 和 0 的平均数量相等。8B/10B 编码的这一特性确保信号的直流偏移为零。

一旦数据被编码，它就会被序列化并传输，从个代码组的零位开始。JESD204 规范要求个代码组对应于数据的有效字节。第二个代码组对应于数据的有效字节。这两个代码组组合在一起构成一帧数据，构成来自 16 位 ADC 的一个样本（图 2）。

图 2：使用 8B/10B 编码的一个传输帧的演变

例如，LTC2274 以 105 Msps 采样，编码后产生以 2.1 Gbps 传输的串行数据流。在此速度下，8B/10B 编码及其独特的特性使得通过 2 线接口可靠地传输串行数据成为可能。

帧同步

尽管可以使用 PLL 从数据流中恢复时钟，但接收器仍然需要确定帧边界的位置。JESD204 标准定义了一个同步过程，用于在发送器和接收器之间建立初始帧对齐。当接收器需要同步时，它将通过激活 ADC 的同步输入来请求此操作。然后，ADC 将传输一系列预定的 8B/10B 控制符号，也称为 COMMA 字符，因此接收器可以识别帧边界。

JESD204 规范将 K28.5 控制符号指定为用于初始同步的逗号。当 LTC2274 接收到同步请求时，将发送一系列 K28.5 COMMA 字符，直到接收器接收到至少四个有效的 K28.5 代码组，之后接收器将取消置位同步请求信号。在停用同步请求后，LTC2274 将继续发送同步前同步码，直到帧结束。

在下一帧开始时，LTC2274 将发送数据字符。这可确保数据始终以相同的方式开始，个代码 组与有效八位组相关联，第二个代码 组与有效八位组相关联（图 2）。通过使用这些 COMMA 字符对齐数据，就不再需要帧时钟。通过使用同步和运行长度受限的 8B/10B 编码，可以在不使用位时钟或帧时钟的情况下进行串行传输。

使用 8B/10B 编码的另一个优点是它是直流平衡的。这是因为运行差异用于在两个交替代码组上保持相等数量的 1 和 0，因此信号的 DC 平均值在统计上为零。这允许单对传输线与变压器、光耦合器、隔直电容器和其他高通设备一起使用。

加扰

JESD204 规范还概述了一种可选的加扰器，该加扰器可在数据编码传输之前对数据进行加扰。这有助于避免高速串行传输时可能出现的不需要的频谱峰值。通过加扰数据，编码的八位字节与数据无关，这将消除某些数据相关信号可能出现的频谱假象。

使用 1+x 14 +x 15多项式对数据进行加扰 。这种伪随机模式每 2 15 -1 个周期重复。这种多项式加扰方案的本质是它可以与自同步解扰器一起使用。FPGA必须有一个解扰算法来解扰8B/10B解码器之后的数据。这种加扰功能被设计到 LTC2274 中作为一个选项，可以在某些情况下提高性能。

帧对齐监控

可能需要定期检查数据的同步。如果接收器以正常方式向发射器请求同步模式，则将丢失与发射器发送同步前同步码相关联的数据。为防止这种数据丢失，JESD204 规范定义了另一种帧对齐方法，LTC2274 通过其帧对齐监控 （FAM） 模式提供这种方法。此模式允许检查同步，而不会丢失数据，也不会在 ADC 上断言同步请求输入。JESD204 标准定义了两种帧对齐监控方法（图 3）。

图 3：数据再同步的帧对齐监控模式

种帧对齐模式发生在数据未被加扰时。当前帧第二码组与上一帧第二码组相等时，当前码组被K28.7替换。然后接收方负责将 K28.7 八位位组替换为先前样本中的八位位组（图 3）。如果第三个第 2个 数据八位字节等于前两个，则将传输实际的八位字节。这种帧对齐模式高度依赖于数据，并且不能保证在任何时间长度内发生。

第二种帧对齐模式发生在数据八位位组在编码之前被加扰时。每当任何帧的第 2个 代码组等于 D28.7 时，它将被 K28.7 替换。然后接收器需要用正确的数据字符 D28.7 替换 K28.7。由于扰码器的效果是随机的，因此这种帧对齐方法对数据的依赖性较小。从统计上讲，K28.7 应该在每 256 帧中出现 1 次。

无论哪种方式，如果在个八位字节中找到控制字符K28.7，则可以确定存在错误 。如果发生这种情况，接收器可以重新对齐帧或激活同步请求信号以与发送器重新同步。在不启动同步请求的情况下重新对齐帧时，K28.7 应始终出现在第二个代码组中。如果在任何其他位置找到，则以下代码组将表示下一帧的个代码组的开始。此功能允许数据重新同步，而不会丢失来自 ADC 的数据。

如果接收到的数据移动了一个或多个位，这将导致无效的 8B/10B 代码组。然后接收器应重新声明帧同步请求信号，这将导致发送器发送 COMMA 字符流。如果数据偏移了整个代码组，则可以使用帧对齐监控来检测此偏移。整个代码组的数据偏移将导致数字信号处理应该能够检测到的数据损坏。

性能

使用 8B/10B 编码进行高速串行数据传输，ADC 现在可以以更高的采样率和更高分辨率运行。Linear Technology Corp. 的 LTC2274 是一款 105 Msps、16 位 ADC，它使用 8B/10B 编码将其 16 位输出字串行传输到接收器，数据输出速率为 2.1 Gbps（20 个编码位，105 Msps） 。

JEDEC 串行接口与许多 FPGA 高速接口兼容，包括 Xilinx 的 Rocket IO、Altera 的 Stratix II GX I/O 和 Lattice 的 ECP2M I/O。这些 FPGA 制造商均已提供使用 LTC2274 的参考设计。

这些新型转换器设计的挑战之一是在同一芯片上集成高速串行接口的同时实现高交流规格。LTC2274 在基带实现了 77.6 dBFS（满量程）的信噪比 （SNR） 性能和 100 dB 的无杂散动态范围 （SFDR）（图 4 ）。

图 4：LTC2274 128 KPoint FFT，Fin=4.93 MHz，Fs=105 Msps

这些 AC 规范使低电平信号能够在存在大干扰或阻塞的情况下得到解决，这对于多通道接收器应用尤为重要。80 fsec RMS的超低抖动 可对高达 500 MHz 的输入频率进行欠采样，同时保持良好的噪声性能，使 ADC 能够在更靠近天线的位置进行采样。

借助 LTC2274，可以生成串行测试模式以促进串行接口的测试和验证误码率 （BER）。此功能对于调试接口非常有用，但不是 JEDEC 规范所要求的。

具有串行接口的 LTC2274 等 ADC 非常适用于成本敏感型应用，在这些应用中，FPGA 引脚数占设计成本的主要部分。基站接收器和数字预失真发射器等高性能通信设备可以使用 FPGA 上的专用 SerDes 端口显着节省成本，同时受益于多载波接收器设计的高 SNR 和 SFDR 性能。频谱分析仪可以通过隔离数字和模拟电路的能力来提高整体系统性能。ATE 和医学成像等多通道应用将受益于减少的引脚数，从而简化布线并节省更多空间。

结论

数据转换器的 JESD204 标准使高速、高分辨率 ADC 可以通过一对传输线传输高速数据。通过使用游程限制信号恢复数据时钟，并使用 COMMA 字符进行初始帧同步，减轻了标准串行传输的困难。因此，8B/10B 信号的直流偏移为零，可以通过任何高通器件传输，例如隔直流电容器。JESD204 标准还允许通过帧对齐监控在不丢失数据的情况下进行帧对齐。它还提供了一种通过使用加扰多项式来减少非谐波杂散的方法。