Vivado HDL编写示例

Vivado 软件提供了HDL编写中常用的示例，旨在帮助初学者更好地理解和掌握HDL编程，这里分享一下verilog代码示例。

一、触发器、寄存器与锁存器

Vivado综合工具根据HDL代码会选择4种寄存器原语：

• FDCE：带有时钟使能和异步清0的D触发器；
• FDPE：带有时钟使能和异步预置（Preset）的D触发器；
• FDSE：带有时钟使能和同步置位的D触发器；
• FDRE：带有时钟使能和同步复位的D触发器；

触发器是一种存储器件，可以用来存储一个二进制位。 常见的触发器有D触发器、JK触发器、T触发器等。

module dff(
    input clk,
    input reset,
    input d,
    output reg q
);

always @(posedge clk or posedge reset) begin
    if (reset) begin
        q <= 0;
    end else begin
        q <= d;
    end
end

endmodule

寄存器是一种广泛使用的存储器件，可以在时序逻辑中存储多个比特位，通常由触发器或D触发器等逻辑单元实现。 一个寄存器需要同时包含时钟、使能和数据输入端口。

module register(
    input clk,
    input enable,
    input [7:0] d,
    output reg [7:0] q
);

always @(posedge clk) begin
    if (enable) begin
        q <= d;
    end
end

endmodule

Vivado综合会报告检测出的锁存器（Latches），这些锁存器是由组合逻辑HDL代码设计错误引起的，比如if或case状态不完整。 综合会为检测出的锁存器报告一个WARNING（Synth 8-327）。

module latches (
    input a,
    input b,
    input clr,
    output reg q
);

always @ *
    if(CLR) q = a;
    else if(G) q = b;

endmodule

二、三态缓冲器

三态缓冲器是一种带有使能控制的存储器件，允许多个设备共享同一个总线信号。 当三态缓冲器的使能信号为高时，它就会输出输入信号； 当使能信号为低时，它就会将输出信号设置为高阻（高阻状态）。

module tristate_buffer(
    input enable,
    input [7:0] data_in,
    output reg [7:0] data_out,
    inout [7:0] bus
);

assign bus = enable ? data_out : 8'bZ;

always @(bus, enable) begin
    if (enable) begin
        data_out <= data_in;
    end
end

endmodule

三、移位寄存器

移位寄存器是一种可以将数据向左或向右移位的存储器件。 它可以在时序逻辑中被用来实现FIR滤波器、数字信号处理等应用。

Vivado 综合中使用 SRL 类型的资源（SRL16E 和 SRLC32E）来实现移位寄存器。 根据移位寄存器的长度不同，在综合时会选择采用一个 SRL 类型原语，或采用级联的 SRLC 类型原语进行实现。

module shift_register(
    input clk,
    input [7:0] data_in,
    output reg [7:0] data_out
);

reg [7:0] reg_data [0:7];

always @(posedge clk) begin
    for (int i = 7; i > 0; i--) begin
        reg_data[i] <= reg_data[i-1];
    end
    reg_data[0] <= data_in;
end

assign data_out = reg_data[7];

endmodule

四、乘法器

乘法器是一种数学运算器件，可以在FPGA设计中进行数字乘法。 乘法器在数码信号处理器中非常常见，在数字信号处理、滤波器和音频编解码器等领域有广泛的应用。

Vivado综合时会根据实际情况，确定是用LUT实现，还是用DSP实现，建议使用乘法时，计算结果输出多打两拍，有助于改善时序。

module multiplier_unsigned(
    input clk, 
    input [7:0] a,
    input [7:0] b,
    output reg signed [15:0] c
);

always @(posedge clk) begin
    c <= a * b;
end

endmodule

五、黑盒子

FPGA设计支持EDIF网表，可以在HDL源代码中使用BLACK_BOX属性完成实例化，该实例将被视作黑盒子。

//模块定义
(* black_box *) module black_box
(
    input in1, in2, 
    output dout
);
   //此处省略代码
endmodule

//模块实例化
module black_box
(
    input DI_1, DI_2, 
    output DOUT
);

//模块调用
black_box u_black_box (
    .in1(DI_1),
    .in2(DI_2),
    .dout(DOUT)
);

endmodule

六、FSM状态机

Vivado综合时可以从RTL源码中提取出有限状态机（FSM）逻辑，支持Moore和Mealy型状态机。 一个状态机由状态寄存器、下一个状态功能、输出功能三部分组成。

module fsm(
    input clk,
    input reset,
    input [1:0] state_in,
    output reg [1:0] state_out
);

parameter STATE_A = 2'd0;
parameter STATE_B = 2'd1;
parameter STATE_C = 2'd2;

reg [1:0] state_reg;

always @(posedge clk) begin
    if (reset) begin
        state_reg <= STATE_A;
    end else begin
        case (state_reg)
            STATE_A: state_reg <= STATE_B;
            STATE_B: state_reg <= STATE_C;
            STATE_C: state_reg <= STATE_A;
            default: state_reg <= STATE_A;
        endcase
    end
end

assign state_out = state_reg;

endmodule