如何减少内存模型调试时间

描述

正在寻找缩短调试周期的方法,以快速从根本上解决内存控制器/PHY 和子系统验证项目中的问题?

在某些时候,您在调试内存模型时很可能面临以下挑战之一(计时问题、日志消息、银行统计信息、分层调试等)。

Synopsys 内存模型 (VIP) 与 Verdi 一起可提高整体调试效率。以下是紧密耦合的调试解决方案如何帮助解决一些痛点的示例:

以协议为中心的调试使用户能够快速了解协议活动,识别瓶颈并快速查找和调试意外行为

协议视图中的错误、警告和消息注释可快速确定原因

交易、银行状态、内存内容和握手的图形视图,可立即访问特定于上下文的详细信息

锁定步骤链接到模拟器跟踪视图(波形),可在任何抽象级别轻松调试

以下是其他示例,其中包含详细说明供您参考:

协议和计时冲突: 当内存VIP检测到协议/时序冲突时,通知将显示有关被破坏的规范部分的所有命令性信息,包括报告错误的组件,协议版本以及针对预期的规范定义值应采取的纠正措施。

寄存器

跟踪文件: 跟踪是特殊的文本文件,其中包含有用的信息,例如事务的开始/结束时间和命令名称等。例如,如果命令是“模式寄存器”,则会显示与“模式寄存器”字段相关的所有信息,例如读/写命令、相关地址、数据和重要信息,如延迟、DBI、DM 和模式寄存器设置。

寄存器

调试端口:它们在高度抽象中提供了协议流量的可视化表示,例如在哪个银行执行交易、编程模式寄存器值、银行状态、命令和数据 ID 标记以将数据与相应的命令相关联,以及其他功能。调试端口作为 Synopsys 内存 VIP 接口的一部分提供,并可加载到波形查看器(如 Verdi)上。

寄存器

威尔第协议分析器流程:这提供了交易、银行状态、内存内容的配置设置、模拟等的图形可视化。通过同步视图,用户只需单击ERROR消息,相应的牵引,内存地址位置和信号电平流量信息等详细信息将突出显示给用户。

寄存器

Synopsys Memory VIP 独特、灵活的架构使其可以轻松插入任何基于 Verilog/SV/UVM/VMM 的测试平台设置。

审核编辑:郭婷

打开APP阅读更多精彩内容
声明:本文内容及配图由入驻作者撰写或者入驻合作网站授权转载。文章观点仅代表作者本人,不代表电子发烧友网立场。文章及其配图仅供工程师学习之用,如有内容侵权或者其他违规问题,请联系本站处理。 举报投诉

全部0条评论

快来发表一下你的评论吧 !

×
20
完善资料,
赚取积分