使用外部 PLL 改善 FPGA 通信接口时钟抖动

在短短几年内，FPGA 技术取得了显着进步。这些设备变得极其复杂。FPGA 模块继续保持锁相环 (PLL) 技术，该技术能够为同步逻辑、存储器、电路板外设、复杂 PLD 或微处理器 (mP) 以及其他通常要求时域抖动规范（如周期）的应用生成时钟- 周期和周期抖动。

然而，对于串行解串器 (SerDes)、千兆以太网 (GbE)、10 GbE、同步光网络/同步数字体系 (SONET/SDH) 和光纤通道等高速接口，情况就不同了。有严格的频域抖动要求。

为了正常运行，这些高速接口依赖于低频抖动分量在规范范围内。即使是的 FPGA 中的现有 PLL 也无法满足常见的发射器 SerDes 眼图规范的抖动要求。

造成这一缺点的原因各不相同。高速 FPGA 中嵌入的数字技术无法提供构建低噪声 PLL 所需的性能。

考虑到器件的几何尺寸正在接近 20 纳米 (nms)，并且晶体管非常小但非常先进，一个关键因素是 PLL 电感器的质量或所谓的“Q 因子”。理想的电感器应该没有电阻或能量损失。电感器的品质因数 (Q) 是衡量其效率的指标。电感器的 Q 因子越高，它就越接近理想无损电感器的行为。

从 PLL 设计的角度来看，实现良好的相位噪声 (PN) 以满足高速协议发射器 SerDes 苛刻的 PN 要求至关重要。在 PLL 设计中实现高 Q 因子通常意味着金属层的一些变化，可以是更厚的金属，也可以是使用其他类型的金属，例如铜。

这是一个不同于大多数典型 FPGA IP 块所需的过程，尤其是在较低的几何结构中。另外，这是一个更昂贵的过程。因此，要设计一个理想的锁相环，需要特殊的工艺，例如，一些更厚的金属来提高那个电感的质量。在这些极低的几何尺寸下，FPGA 中的大多数知识产权 (IP) 块不需要这个额外的过程。，增加 FPGA 中 PLL 的品质因数变得更加昂贵，从而使 FPGA 的整体工艺更加昂贵。

此外，晶体管泄漏成为具有更小几何形状的问题。处理 PLL 模拟电路已经够难的了。但是当考虑到不同的金属和晶体管泄漏时，这种组合对于 FPGA 的有效 PLL 设计来说并不理想。

另一方面，如果 FPGA 供应商决定克服这些问题并在额外工艺上花费更多资金，要求低噪声的 PLL 仍然会受到 FPGA 内噪声环境的影响，从而对性能产生不利影响。此外，必须路由内部 PLL 输出以到达外部封装周围的各种 SerDes 块，这更加困难。随着越来越多的 IP 进入这些大型 FPGA，路由成为一个主要问题。简而言之，这些代表了在 FPGA 中提供低噪声 PLL 作为 IP 块时的问题。

解决低噪声问题 
这些时钟问题的答案是在外部采用低噪声 PLL。 图 1 显示了千兆以太网、10 千兆以太网、串行 RapidIO (SRIO) 和光纤通道协议的常见应用协议对照图检查总的、随机的和确定性的抖动突破。这些只是更常见的高速接口的一小部分。

 

图 1：常见应用协议总体、随机和确定性抖动爆发。

图表中定义的常见通信应用标准通常将峰峰值（pk 到 pk）总抖动单位间隔 (UI) 指定为 1UI 的百分比。这是 SerDes 眼图闭合规范，必须满足该规范才能满足可接受的误码率 (BER)，对于大多数标准而言，误码率通常为 10^-12。该规范受标准通常定义的感兴趣的集成范围（集成掩码）的约束。

每个高速协议都有定义的发射器眼图规范。发射机协议定义了总抖动预算；这包括确定性和随机抖动。然而，一般而言，随机抖动是衡量 PLL 质量的主要指标。高效的 PLL 具有极低的随机抖动。

像以太网这样的常见应用提供了发射器眼图规范，这是一个总抖动规范。如上所示，总抖动指标包括确定性抖动和随机抖动。在大多数情况下，来自设计良好的 PLL 的大部分抖动是随机抖动，尽管 PLL 设计也可能导致某些确定性抖动，这在典型的相位噪声图上以杂散的形式出现。一般来说，确定性抖动来自电路板上易于识别的。

例如，它可能以杂散形式出现，这可能是串扰、电源噪声、电磁干扰 (EMI) 等的结果。每个源通常是单个杂散音，但是是总抖动预算的一部分。必须注意的是，PLL 设计还可以限制某些确定性抖动，例如电源噪声导致的杂散信号，但如果内部调节电压，则可以抑制这种抖动。的 PLL 设计人员采取这些步骤来改善其设计中的确定性抖动。

由于这里的重点是 PLL，因此要特别注意随机抖动。当为这些高速协议定义规范时，会提供这么多皮秒的发射器眼图预算。总抖动预算旨在满足特定协议。随机部分是 PLL 技术的结果。然而，总抖动预算不仅包括外部 PLL，端点（FPGA、ASIC、PHY）中的高速 SerDes 发射器本身也有时钟数据恢复 (CDR) 电路，而 CDR 是另一个 PLL。

因此，协议提供的总抖动预算是确定性和随机抖动的函数。但本质上它是印刷电路板 (PCB) 设计和两个 PLL 的功能。外部 PLL 为 PHY/FPGA/ASIC 上的高速接口的输入计时，还有 CDR，也是一个 PLL，它正在恢复 PHY/FPGA/ASIC 内部的时钟。

借助这些特定于协议的发送器抖动规范，端点（PHY、ASIC、FPGA 等）本身定义了外部 PLL 必须满足的随机抖动和确定性抖动（作为杂散），以维持协议抖动要求并实现低位错误率。同样，总抖动预算包括两个 PLL。FPGA、ASIC 和 PHY 制造商拥有 CDR，并且了解其设备内部 PLL 的质量。他们根据该质量设置输入时钟的抖动预算。

因此，外部时钟必须是的时钟。它需要拥有的相位抖动，因为嵌入式设计人员无法控制 CDR 中的 PLL 质量。

图 1 显示了不同应用所需的随机抖动分量，以及端点要求的示例。此处，协议的总传输规范被分解。两列显示随机抖动和确定性抖动。

FPGA、ASIC 或 PHY 等端点定义了外部时钟的 RMS（均方根）相位噪声抖动需要达到的值。同样，外部时钟的噪声要求。一般来说，由于本文开头定义的工艺限制，CDR 内部的 PLL 质量将低于用于时钟的 PLL。

因此，使用 FPGA 的嵌入式设计人员应该仔细研究他们的时序和抖动要求以及解决这些问题的方法。如前所述，FPGA、ASIC 和 PHY 等端点规定了对输入参考时钟的抖动要求。大多数 PHY 设备制造商的外部参考时钟抖动规范低于线路抖动预算的四分之一，有些甚至比那更紧。

这表明拥有良好的内部 PLL 是多么困难，即使在像外部 PHY 这样的集中定制硅设计中也是如此。想象一下，当 PHY 嵌入到可能包含任何开关瞬变混合的 FPGA 中时，情况会有多糟糕。所以你可以看到外部参考时钟的端点要求总是比实际协议要求的要低得多。同样，它是两个 PLL，构成了整个发射器规范——一个在外部提供时钟发生器，另一个在 FPGA、ASIC 或 PHY CDR 块内提供。

如图 1所示，以千兆位以太网（光纤）为例，发射器的总峰峰值抖动规格为 0.21UI，UI 百分比分为确定性和随机部分，嵌入式设计人员可以转换随机预算 RMS 抖动，方法是使用图 2 所示的 10^-12 BER 的峰峰值到 RMS 转换，然后在数据速率上乘以 1，如图所示。

图 2. BER 和 RMS 乘数 N

由于关注的是 PLL 质量，因此嵌入式设计人员在选择合适的解决方案时感兴趣的是总随机抖动要求，这些可以计算如下：

总随机抖动：(0.11UI/14.069) ÷ (1.25Gbps) = 6.25ps

因此，在这种情况下，标准 1 吉比特以太网定义的随机抖动预算允许在标准定义的 1.875 至 20 兆赫兹 (MHz) 集成模板上实现 6.25ps RMS。有趣的是，这个数字本身并没有告诉我们对外部 PLL 的要求是什么。但是，它定义了对外部 PLL 和 CDR 电路的总体要求，CDR 电路是被计时设备内部的另一个 PLL，在本例中为 1 Gigabit 以太网 PHY。

在这种情况下，1 Gigabit 以太网 PHY 决定了为设备供电所需的 PLL 质量，以满足 6.25ps 的总随机抖动预算。通常，由于前面讨论的原因，这些 CDR 中的 PLL 质量不会像提供时钟的 PLL 质量那样好。因此，为 CDR PLL 分配的随机抖动预算越多，外部时钟设备就越需要更好。

高端、低端时钟 
例如，我们以时钟要求高端的 10 GbEPHY 为例。市场上有无数对抖动要求极低的PHY。如前所述，此实例中的外部 PLL 必须噪声才能满足此端点的要求。

许多 PHY 制造商在 1.875 至 20 MHz 模板（典型的 10 Gbps 以太网模板）上指定了 400 至 500 飞秒 (fs) 相位噪声要求的极低规格。另一方面，另一家 PHY 制造商指定在 12k 至 20 MHz 模板上的相位噪声为 400 至 500 fs。这是一个更大的面具，离载体更近，因此更难满足要求。

因此，时钟解决方案制造商（如 IDT）需要参与规范竞争以满足这些要求。如果嵌入式设计人员正在为规格极其严格的 10GbE PHY 提供时钟，则采用的方法是在设计中采用例如 IDT 的极低相位噪声 FemtoClock NG PLL 技术的设备，例如通用频率转换器 (UFT) 或 FemtoClock NG内置输入输出的时钟发生器。根据应用要求，如果它是一个简单的时钟发生器，可以利用低频外部晶体 (XTAL) 或晶体振荡器 (XO) 输入，并且只需要多个高速副本，则带有内置扇出缓冲器的 FemtoClock NG是要走的路。

如果需要更多功能，例如锁相、频率转换和抖动衰减现有板载时钟源的能力，那么通用频率转换器系列产品就是选择；这些部件提供额外的功能，例如冗余、保持等。任何采用 IDT 的 FemtoClock NG PLL 技术的设备都会产生满足这些苛刻的 10GbE PHY 制造商抖动要求的结果，如图 3 所示。

PN 图表明，这种 PLL 技术甚至可以满足严格的 10G 端点规范，并有足够的余量让嵌入式设计人员确信系统的稳健性。在此示例中，为 10GbE 定义的典型 156.25MHz 时钟频率在 12kHz 至 20MHz 掩模（包括杂散）上以 269fs 出现。这是 FemtoClock NG PLL 系列的典型性能。

 

图 3. 相位噪声图——156.25MHz 时的典型相位噪声

在时钟抖动要求较宽松的情况下，我们以 SerialRapidIO (SRIO) Gen 1 或一个 GbE 为例。在这里，设计用于支持这些协议的端点和 PHY 具有稍微宽松的抖动规范。这些可以通过性能低于 1ps 的时钟发生器轻松满足。在这种情况下，嵌入式设计人员可以使用低功耗时钟解决方案，例如 VersaClock 5，它指定低于 700 fs 的抖动，如图4所示。

 

图 4. 相位噪声图 – 100MHz 时的典型相位噪声（3.3V，25°C）

这个特殊的 PN 图表明，这种 PLL 技术甚至可以满足严格的 1G 端点规范，并有足够的余量让嵌入式设计人员相信系统将以更低的功耗为优势而变得稳健。此示例表明，通常用于 1G 及以上应用的 100MHz 时钟频率在 12kHz 至 20MHz 掩码（包括杂散）上以 622fs 的速率进入 VersaClock 5 中使用的 PLL 技术的典型性能。

IDT 的 VersaClock5 等产品为嵌入式设计人员提供了多功能性和低得多的功耗。在 PLL 设计中有很多权衡取舍；很难设计出兼具性能和功耗的 PLL。FemtoClock NG PLL 技术支持同类性能，但功率略高于 VersaClock 5。VersaClock 5 旨在提供足够的性能以满足高达 10G（取决于端点）的所有 1G 和以上通用协议，并且仍然提供同类的功耗和多功能性

路由时钟 
涉及 FPGA 和 ASIC 的典型应用可能有多个 CDR 和 SerDes 块执行——例如，千兆位以太网——而且它们通常并不总是在同一个地方。CDR 被放置在 FPGA/ASIC 内的不同区域，以便将它们与其他 IP 产生的噪声隔离开来。在许多情况下，当围绕需要千兆以太网或 10 千兆以太网的 FPGA/ASIC 进行设计时，可能需要该时钟的多个副本，每个高速 CDR 一个。一般来说，这需要生成和分配 156.25MHz，例如，对于 10 GbE。

在需要多个时钟副本的情况下，嵌入式设计人员可以选择使用 FemtoClock NG 或 UniversalFrequency Translator 甚至 VersaClock 5 等时钟发生器设备，并且根据需要多少个相同输出频率的副本，低可能还需要噪声扇出缓冲器。在 ASIC 或 FPGA 具有多个 PHY 的情况下，时钟不会只到达该 FPGA/ASIC 上的一个位置。它可能会到达四个不同的位置，并且在芯片的两端多次。

因此，设计人员需要该低噪声时钟的四个副本。在这种情况下，当在时钟发生器和端点（FPGA 或 ASIC）之间添加一个额外的时钟分配缓冲器时，会增加一点抖动，需要考虑到这一点。任何逻辑（非 PLL）设备，如用于分配时钟的扇出缓冲器，都会给时钟增加一些额外的抖动。

必须仔细考虑以确保在该设备的输入端满足由 FPGA、ASIC 或 PHY 定义的总体抖动预算。可以使用时钟分配设备这一事实更加强调了外部时钟发生器中 PLL 的质量，并且必须为时钟源本身预留更多余量。

IDT 提供多种噪声极低的缓冲器，可限制通过这些部件产生的附加抖动量，例如新的 1.8V8P34S1xxx 系列低功耗 LVDS 缓冲器，其附加相位抖动在同类产品中，通常为 40fs 或更低。，无论 PLL 和端点时钟输入路径中的缓冲器数量如何，都必须满足端点抖动要求。

有你想看的精彩 

至芯科技-FPGA就业培训来袭！你的选择开启你的高薪之路！5月30号西安中心开课、欢迎咨询！

芯片设计流程概述

LVDS技术的应用优势及基于FPGA实现远端显示系统的设计

扫码加微信邀请您加入FPGA学习交流群

欢迎加入至芯科技FPGA微信学习交流群，这里有一群优秀的FPGA工程师、学生、老师、这里FPGA技术交流学习氛围浓厚、相互分享、相互帮助、叫上小伙伴一起加入吧！

点个在看你最好看

---

原文标题：使用外部 PLL 改善 FPGA 通信接口时钟抖动

文章出处：【微信公众号：FPGA设计论坛】欢迎添加关注！文章转载请注明出处。