ISEDA现场|思尔芯发布重要技术演讲：如何应对大型多核组网的编译挑战？

2023年5月9日至11日，首届EDA国际研讨会（International Symposium of EDA，ISEDA）于在中国南京隆重举办。作为业内知名的数字前端验证 EDA 解决方案供应商，思尔芯受邀参加这场中国首个 EDA 领域专业盛会，并积极参与了会议的各个环节。与来自国内外的知名学者、高校专家和企业领袖齐聚一堂，共同探讨 EDA 领域的前沿技术和未来发展趋势。
在此次研讨会上，思尔芯总裁林铠鹏先生发布了一场重要的技术演讲，介绍了当前超大规模集成电路验证中必备的硬件仿真器和原型验证系统的部分核心技术，对大型多核组网的编译流程遇到的技术挑战，提供了一些相关技术方案和实现思路。

在整个数字芯片开发的过程中，功能验证是非常重要的一部分，其中包含了硬件仿真、原型验证等多种验证手段。随着集成电路设计规模的增长，涉及的芯片系统也变得越来越复杂，单个 FPGA 大多数无法提供足够的逻辑资源，这就不可避免地要进行设计分割，将设计映射到多个 FPGA 上来进行验证和调试，也意味着设计编译会变得非常耗时和困难。工程师想要尽可能快地完成编译和验证工作，同时保证设计的正确性和可靠性。这就需要充分考虑如快速综合、架构驱动的设计分割、时延驱动的 TDM 分配、拥塞预测的互联组网等多方面的因素。
思尔芯有着高效的编译、分割和验证技术可以有效解决上述挑战。通过引入机器学习，自适应系统组网分割，并行多策略编译等技术，可更快的获得更高的成功机会。相关技术不但可应用于硬件仿真和原型验证，对于AI加速，HPC系统设计也有明显的参考价值。
思尔芯将这一系列技术应用于自研的原型验证（ Prodigy 芯神瞳）、硬件仿真（ OmniArk 芯神匠）等 EDA 工具上。这些技术的应用可以更好地支持工程师进行编译和验证工作，提高整个 SoC 设计的效率和质量，大大缩短整个芯片开发周期。思尔芯作为数字前端验证 EDA 解决方案供应商，其解决方案涵盖芯片设计验证的完整流程，从早期的芯片规划验证到软硬件协同验证都有相应的解决方案。丰富的产品线包含架构设计、软件仿真、硬件仿真、原型验证和验证云等，有着完善的功能验证布局。尤其是在原型验证方面有着近 20 年商业 EDA 工具产品技术和市场经验，对此有着成熟的技术与更前沿的见解。因此，思尔芯在该领域一直有着丰富的经验和技术，可以为学术界和工业界提供创新性的解决方案。
思尔芯总裁林铠鹏先生发布的重要技术演讲使得在场观众深受启发，这将有助于推动 EDA 技术的发展，并架起 EDA 研究人员和芯片开发人员之间富有成效和新颖的沟通交流桥梁。同时，林铠鹏表示，思尔芯将通过持续支持 EDA 学术竞赛，推进产学研合作等方式，培养更多 EDA 人才，研究更多前沿算法，共同开发更先进的验证工具。  //