时序逻辑电路的相关概念和分析方法

引言

  时序逻辑电路分为同步时序逻辑电路和异步时序逻辑电路两大类。

一、时序逻辑电路的相关概念

  同步时序逻辑电路：有一个公共的时钟信号（共享的系统时钟信号 Sys_Clk）（从一到多，可以理解为时钟树 Clock Tree），电路中各记忆元件受它严格的统一控制，只有在该时钟信号有效沿（上升沿或者下降沿）到来时，记忆元件的状态才会统一发生变化，从而使得时序电路的输出发生变化，并且一个时钟信号有效沿只对应一次记忆元件的状态和电路输出状态的改变。也就是说，改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 X 有无变化，状态表中的每个状态都是稳定的；（比如 Ｄ 触发器，只有当上升沿到来时，寄存器才把 D 输入端的数据（高低电平）传到 Q 输出端。）

  同步时序逻辑中最基本的储存元件是触发器。同步逻辑是时钟之间有固定的因果关系。同步时序逻辑的核心逻辑用触发器实现，电路的主要信号、输出信号都由时钟信号驱动产生，可以很好的避免毛刺、有利于器件移植、有利于 STA 等等。

  异步时序逻辑电路：不存在单一的主控时钟，工作节奏不一致。主要是用于产生地址译码器、FIFO 和异步 RAM 的读写控制信号脉冲。除了可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件。由于异步电路没有统一的时钟，所以状态变化的时刻不稳定，因为电路状态的改变除了可以由部分时钟控制，还可以由外部输入的变化直接引起。而通常输入信号只在电路处于稳定状态时才发生变化，也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争 - 冒险现象。

  异步时序逻辑中最基本的元件是锁存器。异步逻辑是时钟之间没有固定的因果关系。异步时序逻辑的核心逻辑使用组合电路实现，电路的主要信号、输出信号不依赖于任何一个时钟信号。容易产生毛刺、不利于器件移植、不利于 STA 等等。

二、同步时序逻辑电路的分析方法

  分析一个时序逻辑电路（如下），就是要通过分析找出时序电路的逻辑功能来，具体地说，就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律。

时序逻辑电路

1、从给定的逻辑图中写出每个触发器的驱动方程（存储电路中每个触发器输入信号的逻辑函数式）。

驱动方程

2、将以上驱动方程带入相应的触发器的特性方程（例如 Q* = JQ' + K'Q），得出每个触发器的状态方程。

状态方程

3、从给定的逻辑图中写出电路的输出方程。

输出方程

4、以上三个方程组成了时序电路的逻辑功能的描述方程，时序电路状态转换全部过程的描述方式还有状态转换（真值）表、状态转换图、时序图（波形图）。

状态转换表

状态转换图

时序图

三、异步时序逻辑电路的分析方法

  与同步时序逻辑电路的分析方法不同的是，在异步时序逻辑电路中，每次电路状态发生转换时并不是所有的触发器都有时钟信号（你需要找出每次电路状态转换时哪些触发器被触发哪些不被触发），而只有那些有 “时钟信号” 的触发器才需要用特性方程去计算次态，没有 “时钟信号” 的触发器将保持原来的状态不变。