研讨会：如何利用最新Vitis HLS提高任务级并行性？

当前在 AI、无线、视频/图像处理、医疗和消费领域使用的算法，复杂性已显著提升。Vitis 高层次综合 (HLS) 可通过在选定的 AMD 器件上将 C/C++ 代码综合为可编程逻辑的 RTL 代码，加快这些领域的 IP 创建。采用 C/C++ 编码可提供更高层次的抽象性，这可简化设计/算法的探索，可减少描述算法的代码行，可加速实施，可简化设计的重复使用和可移植性，并可大幅缩短验证时间。

 

 

 

通用 C/C++ 在 CPU 上执行，因此本质上具有高度的顺序性。然而，用于在 FPGA 上执行的代码必须采用高度并行的方式架构，以便工具推断并利用这一并行性。为 FPGA 设计 C/C++ 的重要概念是任务级并行 (TLP) 的概念。

 

欢迎您参加 2023 年 8 月 3 日举行高亚军的Vitis HLS研讨会，现场我们将介绍和讨论：

• Vitis HLS 的概览与新特性介绍

• 讨论实施 TLP 的两大范例

• 讨论在 TLP 区域中用于传递数据的各种通道

• 最后举例说明这些概念

 

无论您目前是在使用 Vitis HLS，还是想知道 Vitis HLS 是不是您下一个设计项目的理想选择，本次网络研讨会都将重点介绍这些重要概念，帮助您更快实现 FPGA 设计目标。

 

       

演讲嘉宾

       

Lauren Gao（高亚军）

AMD资深战略应用工程师

 

Lauren 专注于 C/C++ 高层次综合，拥有多年利用 FPGA 实现数字信号处理算法的经验，对 FPGA 的架构、开发工具和设计理念有深入的理解。曾发布网络视频课程《Vivado入门与提高》点击率超过5万、出版《基于FPGA的数字信号处理》《Vivado从此开始》《AMD FPGA设计优化宝典-面向Vivado》等多本FPGA相关书籍并广受好评。

 

研讨会报名方式：扫描下方二维码，预约会议。

 

 

 

 

 

 

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原文标题：研讨会：如何利用最新Vitis HLS提高任务级并行性？

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