Cadence 推出经过认证的创新背面实现流程，以支持 Samsung Foundry SF2 技术

 

内容提要

● 完整的背面布线解决方案，助力面向移动、汽车、人工智能和超大规模应用的下一代高性能芯片设计

● Cadence SF2 数字全流程包括用于 nTSV 优化的先进技术

● 背面实现流程已在 SF2 测试芯片的成功流片中证实了其价值

 

中国上海，2023 年 7 月 10 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布推出一套完整的、经过认证的背面实现流程，以支持 Samsung Foundry 的 SF2 制程节点。这是 Cadence 和 Samsung Foundry 的最新合作成果，使客户能利用 Cadence 数字全流程和相应的制程设计套件 （PDK），加速实现下一代移动、汽车、AI 和超大规模芯片的设计创新。这一流程已实现一个 2nm 测试芯片的成功流片，有力证实了它的应用价值。

Cadence 完整的 RTL-to-GDS 流程针对 Samsung Foundry 2nm 工艺技术经过优化，该流程包括 Genus Synthesis Solution、Innovus Implementation System、Integrity 3D-IC 平台、Quantus Extraction Solution、Pegasus Verification System、Voltus IC Power Integrity Solution、Tempus Timing Signoff Solution 和 Tempus ECO Option。背面布线改善了 PPA 结果，减少正面层的走线拥堵，可用于电源分配网络、时钟树和信号布线。相应地，Innovus Implementation System 的四个引擎也针对 Samsung Foundry 2nm 工艺经过优化：

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Innovus GigaPlace 引擎可自动放置并合法化一个纳米硅通孔（nTSV）结构，允许在正面和背面层之间的连接。

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Innovus GigaOpt 引擎将背面层用于对于时序来说关键的长布线，以提高芯片性能。

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Innovus NanoRoute 引擎原生性地支持基于技术库交换格式（Tech LEF）规则的背面布线。

除了支持 SF2 技术的 Innovus Implementation System 引擎功能外，Quantus Extraction Solution 也完全支持背面层，使得 Tempus Timing Solution 能够在有正面和背面层的混合设计上签核，减少电源分配网的电压降，提高正面金属层的可布线性。

“通过与 Cadence 的持续合作，我们一直在寻找新的方法来帮助双方的共同客户加速实现下一代设计创新，”Samsung Electronics 代工厂设计技术团队副总裁 Sangyun Kim 说，“此背面设计流程获得了Cadence数字流程的完全支持，其成功推出让客户收获了我们先进 SF2 技术的独特优势。”

 

“我们与 Samsung Foundry 在完整的 RTL-to-GDS 流程和 SF2 技术方面的合作取得了丰硕的成果，助力设计人员更快将产品推向市场，”Cadence 数字与签核事业部副总裁 Vivek Mishra 表示，“我们已经看到了成功流片，期待客户能够利用我们的最新技术成功打造更多出色的设计。”

 

要了解更多关于

Cadence 先进节点数字解决方案信息，请访问

 www.cadence.com/go/advnddigitalsf2

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关于 Cadence

 

Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站 www.cadence.com。

 

 

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