利用设计规则检查来化解高速设计挑战

简介

对于 PCB 设计工程师和小型团队而言，解决 SI（信号完整性）和 EMI（电磁干扰）相关问题是一项每天都要面对的挑战。为确定并解决 PCB 设计流程期间面临的 Layout 挑战，许多工程师都要依赖基于规则的复杂检查。通过使用设计规则检查 (DRC)，您可以避免辐射测试失败或信号完整性相关故障等最终产品问题。

电磁干扰

电磁干扰简称为EMI，这种干扰可能降低电气电路的性能，使其无法正常工作，严重时还会导致电路完全不能工作。PCB 上的 EMI 是由走线、过孔和连接器等电路元件引起的意外辐射所致。因此，如果未针对有害辐射的消除进行妥善设计，则高速PCB设计就很容易产生EMI问题。

导致PCB中的EMI的常见原因

返回路径中断

返回路径的意外中断是常见的EMI问题（图 1）。

在高频状态下，沿着走线传输的信号会遍历通过走线耦合到最近平面（亦称参考平面）的电磁场。此参考平面充当电流返回路径，并形成闭合的电流路径。如果此闭合电流路径被中断或断开，就会产生辐射，进而导致EMI问题。

典型的中断返回路径情况示例包括网络跨越平面分割、网络靠近平面边缘以及参考平面变化。

网络跨越平面分割

亦称为跨越平面分割的走线或跨越平面分割的信号。当走线的返回路径（即在其参考平面上）被分割时，就会产生网络跨越平面分割，因此中断了返回路径（图 2）。该分割可能是一个平面上的“空洞”，也可能是两个电源孤岛之间的缝隙。

理想情况下，所有高速信号都应该参考完整接地平面。但如果发生分割，则应该使用缝合电容器以形成跨分割的交流路径。

网络靠近平面边缘

如果高速信号走线靠近其参考平面的边缘，电磁场将会环绕边缘并辐射出一些能量。

发生这种辐射的常见实例包括走线过于靠近电路板边缘（图 3）、走线过于靠近参考平面上的大空隙（图 4）等。

   

参考平面变化

信号经过孔从一层到另一层时，可能导致信号的返回路径发生变化，进而形成更为复杂的闭合电流路径。图 5 中，流经不同层的电流会耦合（或参考）到不同平面。在这些不同参考平面上的回流电流也必须为连续的，否则，整个电流回路就会中断或断开，从而产生 EMI 问题。

为确保电流路径处于闭合状态，您必须为回流电流提供连续路：

→ 如果参考平面从电源平面改为接地平面，则需要一个或多个缝合电容器。

→ 如果参考平面变化发生在接地平面（或相同电压平面）之间，则需要一个或多个缝合孔。

孤立的金属区域

孤立的金属区域通常是留在 PCB 设计中的多余的孤立金属区域，它们也是导致 EMI 问题的常见意外干扰源。

过孔残留分支

过孔残留分支是过孔或过孔的一部分，其焊盘已被移除并且没有连接到任何层， 因此过孔残留分支并非串接在信号流中（图 6）。但在制造过程中的钻孔和电镀，可能会产生过孔残留分支，从而形成了孤立的金属区域。在高速设计中，较长的过孔残留分支可以变成天线并发射能量。

   

金属孤岛

金属孤岛是电路板上的一块孤立的金属浮铜区域，可以变成天线发射能量，从而导致EMI问题。金属孤岛两端应该与过孔正确连接（如图7所示）以避免辐射。

PCB 中的信号完整性

问题的常见原因

串扰耦合

信号布线如果彼此靠近，则在发生边缘转换时会产生能量耦合。在密集的电路板上，不可避免地存在以最小走线间距进行信号布线的区域。彼此靠近的走线长度越长，耦合幅值就越大。在Layout 清理阶段增加这类紧密耦合的走线之间的间距可以最大限度地减少串扰量（图 8）。

差分阻抗

差分对只有在沿布线路径保持走线间距时才能维持其特性阻抗。在 Layout 期间，由于违反规则或疏忽大意的原因，差分对之间的走线间距有时可能会发生变化。如果出现这种情况，差分对阻抗将会在变化点立即发生变化，从而导致有害的信号反射。不仅如此，长度不匹配的差分对还会在接收器端引入时序偏移，并可能导致信号容易受有害 EMI 的影响（图 9）。

   

阻抗（单端）

在本质上，PCB 设计中的每条走线都具有特性阻抗 (Zo)。通过控制走线的宽度、厚度以及一个或多个平面层之间的走线间距，可以设计走线保持特定的阻抗值。创建阻抗受控的走线的主要方法包括微带（图 10） 和带状线（图 11）。如果平面层的任意主要参数（例如走线厚度、宽度或间距）沿走线布线发生变化， 则阻抗也会随之变化。这可能导致有害的信号反射和其他 SI 影响。

   

长残留分支

在PCB Layout中，单个网络往往连接了多个 IC。例如，内存接口上的地址位可能源自控制器并连接到多个不同的存储器件。从主要走线分出并且连接到负载的铜皮部分被称为残留分支。如果残留分支过长， 可能会导致有害的信号反射。

大量过孔

走线往往需要切换多个层才能顺利完成布线。每当走线转换到其他层时，都会经过孔传输信号。过孔可能导致信号衰减或有害的信号反射，因为过孔会造成阻抗不连续，并且可能会减弱信号。快速翻转率以及走线上的大量过孔都有可能导致重大 SI 和 EMI 相关问题。

   

PADS HYPERLYNX DRC

我们可通过精心设计电路板来减少已知的辐射源，例如，通过最大限度地减少走线布线上的过孔数量。不过由于人为错误，可能会遗漏未处理的已知辐射源，进而导致故障。要发现这些辐射源，就得运用专业知识、保持耐心、投入大量的时间以及承受沉重的工作负担，而且不能出现丝毫差错。

此外，很多 SI/EMI 问题实际上是由未知或意外干扰源导致的，例如信号返回路径中断、孤立的金属孤岛等。干扰源的数量可能有数十、数百甚至数千之多，所以不可能对其进行人工查找。

PADS HyperLynx DRC 是一款电气设计规则检查器，可有效地评审 Layout 设计的电气性能。利用 PADS HyperLynx DRC，可以自动识别PCB电路板上的潜在EMI问题，从而预防故障并降低成本。通过自动执行检验流程，PADS HyperLynx DRC消除了人工检验可能产生的错误，将之前几个小时甚至几天的工作量缩减至几分钟。利用准确、全面的检查结果可以检测问题和更正设计。

PADS HYPERLYNX DRC 中包含的规则

→ SI规则:金属孤岛、网络跨越平面分割和垂直参考平面变化。 

→ EMI规则：串扰耦合、差分阻抗、单端阻抗、长残留分支和大量过孔。 

这些规则都是参数化规则并且可以自定义，因此可以在不同设计之间修改违规条件，以满足特定的要求。规则也可以应用于设计的局部，比如关键或薄弱部分。例如，您可以针对 DDR3 接口的所有时钟信号使用垂直参考平面变化规则，以此确保闭合电流路径。

执行检查

在 PADS HyperLynx DRC 中运行 SI 和 EMI 检查只需五个简单步骤：

1.加载 Layout 设计：在 PADS Layout 环境中，单击 “Analysis”（分析）将您的设计加载到 PADS HyperLynx DRC。

2.准备待检查数据：将设计的关键或薄弱部分归类到不同的组，以便设置并应用必要的规则。

3.设置 DRC 规则及其参数：将您的规则应用于整个设计或其某个部分。如果需要，您可以运行包含多个实例的规则，并在具有不同要求的不同设计部分运行各个实例。

4.运行 DRC：运行完整的 EMI 电路板检查可能花费数分钟到一个小时，具体用时取决于检查项目的数量和设计的复杂程度。

5.查看结果和违规情况：您可以在 PCB 浏览器中查看违规情况，适当时按优先级排序，并通过违规报告与他人共享违规情况。

PADS HYPERLYNX DRC 规则示例

网络跨越平面分割

   

网络跨越平面分割规则可以针对整块电路板应用，也可以针对特定所需部分应用。图 15 所示例子是在某项设计的 DDR2 时钟信号上检测到的四项违规。

从表中选择违规后，其位置将在 PCB 浏览器中高亮显示（图 16）。后续措施和信息将在 “Details”（详细信息）浏览器中显示（图 17）。

经过进一步检查后，可以更新违规的状态，并可将选定的违规情况添加到“分享”列表中，该列表可导出为 HTML 报告文件。该报告包含违规图片，便于团队成员进行解释。

审核编辑：刘清