混合键合的发展趋势和挑战

本文由半导体产业纵横（ID：ICVIEWS）编译自3dincites

在本文中，我们将讨论混合键合的趋势、混合键合面临的挑战以及提供最佳解决方案的工具。

几十年来，摩尔定律一直是衡量半导体行业性能提升的一种方法，但每两年将芯片上晶体管的密度增加一倍的能力变得越来越具有挑战性。随着规模扩大达到极限，制造商正在寻求先进的封装创新。铜对铜混合键合是业界寻求扩展不断增加的 I/O 密度和更快连接的一种方式，同时使用更少的能源。

目前，混合键合主要用于CMOS 图像传感器 (CIS) 设备，有望成为需要高带宽数据传输的设备中微凸块的继任者，特别是那些专为人工智能 (AI)、高性能计算 (HPC) 和图形设计的设备处理器单元 (GPU)。然而，在 10μm 以下的间距下，微凸块的问题日益严重。当凸块结构较大时，电镀微凸块高度的非常小的不均匀性或焊料回流工艺的变化可以忽略不计，但对于细间距微凸块，这些小的变化可能导致不良的接头形成并产生影响。

缩放微凸块的另一个挑战是，在如此精细的间距下，凸块的焊料可能会桥接，导致短路。此外，控制这些小结构的电镀均匀性具有挑战性，同时还需要能够找到新的、更合适的底部填充材料来填充微凸块之间不断缩小的空间。

通过混合键合实现的直接细间距铜对铜互连将允许连接数量是微凸块的 1,000 倍。但混合键合虽然能够带来更高性能的人工智能、HPC、GPU 和图像传感器，但也带来了挑战。比如说，表面清洁度至关重要。

先进的封装设施必须使用接近前端晶圆厂水平的洁净室标准，以及检测工具来发现亚微米颗粒和缺陷。其他值得关注的领域包括减薄晶圆的翘曲、键合表面的对准误差、铜焊盘高度的精确控制。因此，还必须使用高性能计量工具。

在本文中，我们将讨论混合键合的趋势、混合键合面临的挑战以及提供最佳解决方案的工具。

为什么采用混合键合？

与微凸块相比，过渡到混合键合的原因相当简单。3D 内存堆栈和异构集成（超越摩尔时代的两个参与者）需要极高的互连密度。混合粘合可以满足这一需求。与本身支持高密度互连方案的微凸块相比，混合键合可提供更小尺寸的 I/O 端子和减小间距的互连。每个芯片之间的间隔距离取决于微凸块的高度，但在混合键合中该距离几乎为零。因此，混合键合互连方案可以显著降低整体封装厚度，在多芯片堆叠封装中甚至可能高达数百微米。

目前存在三种混合键合方法：晶圆到晶圆 (W2W)、一对一芯片到晶圆 (D2W) 和集体 D2W。通过W2W 键合，两个晶圆直接彼此键合。这是 CIS 背面照明技术(BSI) 架构的常用方法。通过一对一的 D2W 键合，使用拾放式倒装晶圆键合机将单个芯片逐一键合至目标晶圆上，从而实现重建晶圆和目标晶圆的 W2W 接合。

如今，混合键合已被证明在 3D NAND 堆栈和 3D 片上系统 (SoC) 的大批量制造中是可行的。关于混合键合在高带宽存储器 (HBM) 中的应用以及微凸块间距小于 10μm 时的其他 3D 集成应用的研究和开发正在进行中。

混合键合市场

根据Yole Group的晶圆产量预测，从2021年到2027年，高端封装市场预计将以22%的复合年增长率增长。这些高端应用包括 3D NAND、3D SoC、HBM 和 3DS、Si 中介层/桥集成以及超高密度扇出封装。

对于这些高端应用，混合键合的采用处于不同的阶段。目前，3D 内存堆栈是混合键合的容量驱动因素，并且应该保持这种状态，而 3D NAND 最初正在被采用，HBM 应该效仿这一举措。此外，最初将使用的3D SoC产品尚不清楚。我们预计在未来两到三年内将推出更多采用混合键合的设备。

挑战和过程控制需求

混合键合的性能提升肯定会导致键合技术在市场上的使用增加，特别是在高性能计算、数据中心网络和自动驾驶汽车中，但这种新兴技术带来的挑战是对于组装和测试都很重要。重叠错误和影响良率的空洞缺陷是严重的问题，而电迁移、分层和铜扩散则极大地影响可靠性。

混合键合的突出问题

混合键合预键合步骤中更重大的挑战之一涉及要连接的两个铜焊盘的互连。为了使工艺发挥作用并成功粘合两个焊盘，必须使用化学机械平坦化 (CMP) 以确保铜焊盘在氧化物中具有适当小的表面凹进。这使得两个铜焊盘能够膨胀并接触，并最终通过退火工艺进行键合，同时不会解开先前在铜焊盘周围形成的电介质-电介质键合。

混合键合工艺

考虑到所有这些，建立和维护严格控制的电镀和 CMP 工艺是必要的。如果没有如此严格的控制，绑定就不会成功，HVM 也不可行。为了实现这一目标，需要高精度、高通量计量测量和控制技术来监测介电膜和铜厚度以及表面形貌。

颗粒控制是混合键合工艺中强制性但困难的部分，因为许多后端工艺容易产生碎片。这些后端工艺包括晶圆研磨、晶圆边缘修整、晶圆锯切和贴带/去贴带。传统后端检测要求缺陷灵敏度大于 5μm，而混合键合所需的表面缺陷检测要低得多。为满足混合键合缺陷检测标准而设计的工具必须具有更高的分辨率和速度来检测这些纳米级缺陷。一旦两个铜焊盘粘合在一起，如果无法识别关键尺寸的颗粒，就会显著增加产生比初始亚微米颗粒大 10 倍或更大的空隙的可能性。

在混合键合过程中，几个关键工艺步骤带来了不同的挑战和障碍。除了 CMP 后的颗粒和表面形貌问题外，其他挑战还包括芯片裂纹和晶圆翘曲。CMP 后晶圆上介电膜的总厚度变化也会影响键合工艺。因此，除了用于芯片级裂纹/颗粒检测的高通量检测工具之外，后端晶圆厂还需要用于薄膜厚度测量的计量工具。

最后，在后键合阶段，检查和计量工具继续在过程控制中发挥着至关重要的作用。这些工具需要测量粘合层厚度和焊盘对齐情况，并能够识别空隙。高速红外检测系统可用于识别空隙和其他缺陷，但应用于识别金属下的空隙时存在局限性。

只有已知良好的芯片才会进行混合键合，对于多芯片堆叠 3D 封装（例如 HBM），必须重复多次此过程。鉴于其复杂性和严格的要求，严格的过程控制对于堆叠过程的每个步骤都至关重要。能够追踪每个芯片和每个工艺步骤的谱系的分析软件可以为提高产量带来宝贵的信息。

结论

Cu-to-Cu 混合键合的使用正在超越CIS 器件，因为它被用于 3D NAND 和 3D SoC。更多的应用即将出现。但这个超越摩尔时代的潜在组成部分面临着巨大的挑战。为了成功实施混合键合，需要多种工具。计量工具可用于测量 CMP 前后的电介质、铜膜厚度和形貌，以及识别金属膜堆叠空隙。检查工具可用于检测颗粒、裂纹和空隙，而具有红外功能的工具可能具有优势。检查工具还可用于测量残留硅厚度并检查减薄后的背面。最后，分析软件也可用于实现小芯片和流程的追溯。

有了这些解决方案和流程，混合键合应该会得到进一步、可能的快速落地，从而为服务器和网络交换机、AI/ML 和 AR/VR 以及自动驾驶汽车带来性能提升。    

　　审核编辑：汤梓红