浅析复位信号的设计和时序

异步复位

在前面的文章中有过对于寄存器行为的描述，而复位方面，在电路设计时建议使用带异步复位/置位的寄存器。原因是只要复位信号有效，则无论时钟是否到来，都会对寄存器进行复位，使电路处于一个稳定的状态。而复位信号释放后，需要等时钟到来，才会更新数据。

当异步复位有效时，无论有没有时钟，寄存器都会处于复位状态，也会稳定输出，因此没有过于担心的问题。但如果复位信号释放，而此时D端数据与Q端数据不一致，那么当寄存器时钟有效时，就会更新Q端数据。由此也会出现一个时序的要求，也就是recovery/remove timing的时序要求。

为了确保复位信号的使用没有问题，一般采用以下电路来实现异步复位信号释放时与时钟的同步处理，以便让EDA工具自动识别时序路径，进行时序分析及时序优化。

这样操作，我们称为异步复位同步释放。可以最大限度保证时序的稳定性。

以上RCU框图中的电路，，用Verilog HDL描述如下所示：

同步复位

有些早期的电路，在设计时使用了同步复位，而没有使用异步复位来进行模块级复位管理。原因是早期的EDA工具对复位信号的处理还不是很好，需要像时钟一样做复位树来进行时序平衡（当时还没有recovery/remove的时序概念），这是为了确保复位的稳定性所作出的牺牲。

如上图所示，同步复位Rst实际上就是DFF的一个输入，所以在时序上直接可以被看做数据路径来处理，这对于早起的EDA工具来说，是比较友好。

但是我们需要看到一个问题，那就是所有的寄存器在上电时，输出都是不可知的结果。因此需要等待时钟有效后，才能确保电路的稳定复位完成，接着再释放复位信号。在当今复杂的SoC系统中，PLL或者片内晶体振荡器何时稳定输出，且输出波形正常，是需要一定的管理电路。用不稳定来管理不稳定，是不可行的。

因此对于同步复位的早期遗留电路来说，在外围做好复位管理，确保上电后，其输出不会影响整个系统，也是可以的。

没有复位

有时候，过于在意面积的电路中，会使用没有复位的寄存器来实现电路。如下图所示。

这种情况比较极端，确实寄存器的面积是比较大的，如果减少复位电路，势必有较大的面积收益（20%左右）。但这就需要在设计的时候考虑好每个寄存器复位值是多少。然后通过输入，以及一定次数的时钟传递，将电路稳定复位。

比如说上面这幅图，第四级寄存器，上电后是个未知输出，需要4个时钟周期，才能稳定到初态。

这样的电路如果比较大，则上电后复位的时间会比较久，少则几十个时钟周期，多则上百上千个时钟周期。而且如果有部分寄存器需要特定初始值，还需要专门送进去（可以参考同步复位的操作）。

混用复位

以上三种电路复位的方式，可以混用，在节省面积、稳定复位以及早期遗留电路集成上，会有一些帮助。但还是建议能用异步复位就用异步复位吧。