FPGA时序约束之Skew讲解

3 Skew讲解

针对第2章节时序路径中用到skew，在本章再仔细讲解一下。

Skew分为两种情况：一是positive skew（上升沿偏斜），一是negative skew（下降沿偏斜）。

positive skew（上升沿偏斜）可以参考下图表示，实际上是增加了后一级寄存器的触发时间。比如寄存器1产生数据后，寄存器2在Tclk+Tskew后才能采集到数据。

相比于positive skew（上升沿偏斜），negative skew（下降沿偏斜）相当于减少了后一级寄存器的触发时间，比如寄存器1产生数据后，寄存器2在Tclk-Tskew后就能采集到数据。可通过下图理解：

针对于第2章FPGA时序约束理论篇讲解的时序路径（包括公式计算），可以用下面这个图来表示时序关系就更加容易理解。其中直观的表现了要减去Tskew的原因。

Tclk≥Tco+Tlogic+Troute+Tsetup-Tskew

NOTE:

1.在系统稳定后，均是是positive skew的状态，但即便是positive skew，综合工具在计算时序时，也不会把多出来的Tskew算进去。相当于还是按照严格标准去满足时序；

2.对于同步设计Tskew可忽略(认为其值为0)，因为FPGA中的时钟树会尽量保证到每个寄存器的延迟相同。