基于Speedcore eFPGA IP构建Chiplet

高性能FPGA芯片和嵌入式FPGA IP（eFPGA IP）领域内的先锋企业Achronix半导体公司日前宣布：为帮助用户利用先进的Speedcore eFPGA IP来构建先进的chiplet解决方案，公司开通专用网页介绍相关技术，以帮助用户快速构建新一代高灵活性、高性价比的chiplet产品，chiplet设计和开发人员可以透过该公司网站获得有关Speedcore eFPGA IP的全面支持。中国客户亦可以通过Achronix在中国的服务团队得到同样的支持。  

Speedcore eFPGA IP可以通过各种形式进行部署，包括集成到一个由客户定义的chiplet中，该chiplet可以通过2.5D互连技术部署到系统级封装（SiP）方案中。SiP集成通常采用三种模式：第一种，基于成本最低的有机基板，但这种模式不会提供晶粒（die）之间的最高互连密度；第二种，基于具有重布线层（RDL）的中介层可以提高互连密度，但其更加昂贵；最后一种，硅内中介层可提供最高的互连密度，并且与高带宽存储器（HBM）相兼容，但其成本最高。

与独立FPGA芯片解决方案相比，chiplet解决方案可以使设计人员减少所需电路板空间，且对比独立FPGA来说可以实现新的集成可能性。使用基于 Speedcore eFPGA IP 的定制chiplet解决方案，设计人员需要指定chiplet与其ASIC晶粒之间所使用的互连技术。Speedcore eFPGA IP与chiplet互连技术无关，具有的互连密度和性能，可使之与所有各种2.5D互连技术协同工作。设计人员可以完全自主定义Speedcore eFPGA中的逻辑、DSP模块和内存数量，以满足其应用需求。

与仅仅集成FPGA裸die相比较，基于Speedcore eFPGA IP的chiplet具有更多优势    

通常来说，设计人员想要开发一款集成了ASIC和FPGA的解决方案，他们就需要从FPGA供应商那里购买裸die，但这种方法具有一定的挑战性：

FPGA供应商通常不支持裸die业务，因为它需要进行定制化处理和测试

独立FPGA芯片通常不具有系统级封装集成所需的I/O结构

独立FPGA芯片未针对这些类型的应用进行优化，这会导致功耗过高、封装要求增加和die内带宽限制

另一方面，通过使用基于Speedcore eFPGA IP来构建的chiplet，设计人员可获得以下益处：

只包含其应用所需的特定功能，从而实现更低的功耗和成本

可对chiplet和ASIC之间的接口进行优化，以最小的延迟来获得最大带宽

基于面积优化的eFPGA IP chiplet具有更小的封装尺寸

基于Speedcore eFPGA IP的chiplet比单片集成eFPGA和ASIC具有更多的优势

寻求最高集成度的设计人员可以选择去开发一款包含Speedcore eFPGA IP的单芯片ASIC。然而，在某些应用中，单芯片集成无法实现某些产品灵活性，而这在使用基于chiplet的方案中就有更多灵活性。

对比eFPGA和ASIC集成方案，使用基于eFPGA IP的chiplet，设计人员可以得到更多的益处，例如：

企业可以构建不带FPGA chiplet的独特产品解决方案（不同的SKU），以防止出现不需要FPGA灵活性的情况，从而降低成本和功耗。

eFPGA还可以支持不同的工艺技术，以防止某种eFPGA工艺技术不匹配ASIC的最佳工艺技术。常见的案例如使用混合信号技术构建的ASIC，或采用与这/某种eFPGA IP工艺不匹配的工艺技术来构建的ASIC。

编辑：黄飞