LogiCORE JTAG至AXI Master IP核简介

PG174中文文档简介

LogiCORE JTAG至AXI Master IP核是一个可定制的核，可生成AXIAXI总线可用于处理和驱动系统中FPGA内部的AXI信号。AXI总线接口协议可通过IP定制Vivado中的一个参数来选择。 集成设计环境(IDE)。AXI数据总线的宽度可定制。该IP可通过AXI4互连驱动AXI4-Lite或AXI4内存映射从站。运行时间与该内核的交互需要使用Vivado逻辑分析器功能。

特点

•提供AXI4主接口

•设置AXI4和AXI4-Lite接口的选项

•用户可选AXI数据宽度- 32和64

•用户可选AXI ID宽度，最多四位

•用户可选AXI地址宽度- 32和64

•与硬件交互的Vivado逻辑分析仪Tcl控制台界面

•支持AXI4和AXI4-Lite交易

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　　审核编辑：汤梓红