聊聊SOC设计质量相关的规范

描述

你们以为我要讲的是coding-style?

NO,我主要讲的是其它和设计质量相关的规范。

1、代码篇

1.1、手撕代码部分

module name需要包含一定的功能展现,什么意思呢,比如要设计address remap,你就叫XXX_addr_remap或者XXX_addr_decoder。切记不要叫XXX_misc,一定是迫不得已再写这个module,否则集成或者debug会很头疼,谁知道这玩意是干啥用的。

当然,内容部分就是老生常谈的:

·加注释

·组合和时序

·缩进

·状态机

·阻塞赋值和非阻塞赋值

·一个module一个变量

·begin end对齐

·?语句和:的对齐等

1.2、第三方IP

我们除了仔细写的代码外,还会用第三方工具例如ARM和DesignWare生成很多简单IP,例如AHB2AHB桥,I2C,DWT,UART,TIMER等,我们除了要清楚我们的功能feature外,还要注意module一定要加前缀,文件名同样,否则我们无法与其他人的代码区分开,这样就会存在设计风险。

1.3、common cell

什么是common cell,就是我们常用的lib cell,例如mux,ckmux,ckg,ckand,ckor,sync_cell,dft_dff,等。为什么要单独拎出来呢?因为这里不做好标准,后端很痛苦。

我们一般会由专人负责设计和维护,以后所有人无特殊情况禁止直接手写lib cell,比如在某个module内用always语句写sync cell。

为什么呢?因为这些cell和后端约束强相关,和dont touch list强相关,和timing强相关,因此,从SYNTH开始就要用专门的DC LIB替换他们,如果我们自己随便在一个module里写这些逻辑,DC工具和脚本无法抓取信息,但是如果我们例化common cell的话,他们处理起来就方便多了。

当然,有一个细节就是define分支,一般会有SIM和ASIC分支,但是因为FPGA没有CKG,所有我们会在这里增加FPGA分支将CKG变为CKBUF。

1.4、memory cell

采用多级wrapper的方式,底层wrapper例化我们的physcal memory,并且在这一级对DFT信号,和timing相关调整信号做tie值处理。

二级wrapper做分支,分为SIM分支,FPGA分支和ASIC分支。这样的话,即便没有真实的物理memory,也不影响FPGA和SIM的同事使用。

当然也可以再加一级wrapper,将所有的memory放在一起,通过generate if不同的参数(例如宽度,深度,tag)决定例化哪一个memory,这样做的好处就是集成方便,不好的地方就是维护起来太麻烦。

2、filelist篇

soc设计的下游分为FPGA,SIM和SYNTH。但是三者的要求不同

FPGA要求filelist内容FPGA vivado可综合(有相关资源)。

SIM要求可以存在SIM model,不需要可综合。

SYNTH要求必须可综合。

因此,我们一般需要维护三个filelist,XX_FPGA.f,XX_SIM.f和XX_SYN.f,来满足不同同事的需求,防止他们自己处理出现问题。

仅仅是这样,对于大型SOC还是不够的,需要一个filelist去重脚本,因为每个子系统subsys都可能例化了common cell(因为可能会单独仿真或者综合呀),所以soc top拿到的filelist一定是有很多重复的文件,所以需要脚本展开并去重,重复的不是删除,而是注释,方便review(不知道脚本删除的对不对,需要review)。

3、difine macro篇

设计中一定会有很多define,主要分为两类:common define和function define

3.1、common define

例如SYNTH,FPGA,SIM这些,主要存在于memory wrapper和common cell中,我们需要整个项目组采用统一的格式,不能一会用SYNTH,一会用ASIC,这样DC同事会经常漏define,需要resynth。

3.2、function define

例如设计一个I2C,内部多个模块,这样的话我们的位宽,地址宽度等会是由define参数传递,这些参数往往不需要给其他人展示,我们自己在define中定义,最后undefine就可以了,但是顺序一定是最先编译define,最后undefine,所以刚才的filelist去重脚本还有一点很重要的就是不能调整filelist顺序哟。

4、交付质量hand-off

我们每个需要综合的节点一定要保证hand-off质量,我们通常会使用spyglass做lint检查,这是最基本的,否则DC同事一定无法综合。会显得我们的设计很LOW。

不同的节点有不同的要求,如果DFT也要进场,我们需要用spyglass跑DFT flow,例如scan-ready,bist-ready和best-practice等几个重要的goal。

当然还有非常重要的CDC FLOW,也是静态时序检查,只是STA关注的是同步逻辑,spyglass CDC关注异步处理,两个都做好了,才能保证设计的RTL和真实芯片的时序是一致的。







审核编辑:刘清

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