Cadence 荣获四项 2023 TSMC OIP 年度合作伙伴大奖

 

TSMC 为 Cadence 颁发

EDA 和 IP 设计解决方案奖

     

中国上海，2023 年 10 月 23 日——楷登电子（美国 Cadence 公司，NASDAQ：CDNS）近日宣布，其 EDA 和 IP 设计解决方案获得了 TSMC 颁发的四项 Open Innovation Platform（OIP）年度合作伙伴大奖。这些奖项旨在表彰 Cadence 在联合开发 N2 和 N3P 设计基础架构、3Dblox 设计原型验证解决方案、毫米波设计解决方案和 DSP IP 方面取得的出色成果。Cadence 和 TSMC 的合作由来已久并且颇有成果，二者共同向全球市场推出了许多极具创新性的 SoC 和先进封装设计解决方案。

   

 

这些奖项旨在表彰下列与 TSMC 的合作成果：

N2 和 N3P 设计基础架构

Cadence 优化了针对 TSMC N2 和 N3E 制程技术的完整数字及定制/模拟流程，助力客户实现功率、性能和面积（PPA）目标，加速创新。此外，Cadence AI 驱动的解决方案——Cadence Cerebrus Intelligent Chip Explorer 和 Virtuoso Studio这两款工具都支持上述节点，为客户提供创新的自动化功能，可有效提升设计效率。

合作开发 3Dblox 设计原型验证解决方案

基于 Cadence Integrity 3D-IC Platform 的设计流程支持 TSMC 3Dblox 标准，可为复杂系统提供 3D 前端设计分区功能。该流程包括系统原型验证流程，针对所有 TSMC 的最新 3DFabric 产品经过优化，包括集成扇出 （InFO）、Chip-on-Wafer-on-Substrate （CoWoS） 和 System-on-Integrated-Chips（TSMC-SoIC）技术。

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合作开发毫米波设计解决方案

新推出的 Cadence Virtuoso Studio 已集成到 TSMC N16 毫米波射频设计参考流程和 N6RF 设计参考流程中，同时新增了对 N4P RF 设计参考流程的支持。此外，Cadence 还与 TSMC 合作，针对 TSMC N16 节点上的 79GHz 毫米波设计优化了 Virtuoso 平台。

DSP IP

Cadence 扩展了与 TSMC Soft IP9000 团队的合作，在 TSMC 的集成流程中认证 Cadence Tensilica DSP IP。

 

 

“TSMC 与 OIP 设计合作伙伴不断合作，推动技术进步，助力客户更快、更便捷地向市场推出有竞争力的设计，让客户能够更轻松地采用我们的解决方案，”TSMC 设计基础架构管理事业部负责人 Dan Kochpatcharin 说道，“Cadence 致力于实现卓越设计，堪称典范，他们获得 TSMC OIP 年度合作伙伴大奖实至名归，是对其持续创新的肯定和认可。”

 

 

“通过与 TSMC 的持续合作，Cadence 致力于帮助客户利用我们的技术实现创新，这也让我们振奋不已，”Cadence 高级副总裁兼数字与签核事业部总经理 Chin-Chi Teng 博士说道，“很荣幸能够获得 TSMC 颁发的奖项，这是对我们工作的认可，Cadence 将继续助力客户实现设计目标，帮助他们按时将产品推向市场。”

 

关于 Cadence

 

Cadence 是电子系统设计领域的关键领导者，拥有超过 30 年的计算软件专业积累。基于公司的智能系统设计战略，Cadence 致力于提供软件、硬件和 IP 产品，助力电子设计概念成为现实。Cadence 的客户遍布全球，皆为最具创新能力的企业，他们向超大规模计算、5G 通讯、汽车、移动设备、航空、消费电子、工业和医疗等最具活力的应用市场交付从芯片、电路板到完整系统的卓越电子产品。Cadence 已连续九年名列美国财富杂志评选的 100 家最适合工作的公司。如需了解更多信息，请访问公司网站www.cadence.com。

 

 

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