FPGA学习-时序逻辑电路

时序逻辑电路

一：触发器

1：D触发器：时序逻辑电路最小单元。

 

（1）：D触发器工作原理

忽略清零端情况下：当使能条件（往往为时钟的触发沿：上升沿/下降沿）满足时，将输入D端的数据给到输出Q，当使能条件不满足时，输入数据D会暂存在触发器当中，直到触发条件满足才给到输出Q。

（2）：D触发器工作时序

时钟clk：周期性变化信号。

 

时钟极性（CPOL）：时钟初始值是0，时钟极性为0；时钟初始值是1，时钟极性为1。

时钟相位（CPHA）：出现第一个沿，时钟相位为0；出现第二个沿，时钟相位为1。

时序逻辑电路=组合逻辑电路+D触发器

二：时序逻辑电路

1：时序逻辑电路概念：

 2：时序逻辑电路建模采用行为建模

以“always”为关键字出现，不仅可以描述组合逻辑电路；也可以描述时序逻辑电路。

（1）：如果描述的是组合逻辑电路，表示形式为always @ (电平信号)，一般可以写成：always @ (A0,A1,A2)/always @ (*)----组合逻辑电路

所有的组合逻辑电路赋值方式全部为阻塞赋值（“=”）；

所有在always块中位于赋值号左侧信号必须定义为寄存器型（“reg”）。

（2）：如果描述的是时序逻辑电路，表示形式为always @ (posedge clk)/always @ (negedge clk)。

always @ (posedge clk, negedge rst_n)----异步复位

always @ (posedge clk)----同步复位

所有的时序逻辑电路赋值方式全部为非阻塞赋值（“<=”）；

所有在always块中位于赋值号左侧信号必须定义为寄存器型（“reg”）。

三：时序逻辑电路实例

 

 

      精彩推荐       至芯科技FPGA就业培训班——助你步入成功之路、10月29号西安中心开课、欢迎咨询！ 基于Xilinx FPGA的PCIE接口实现 零基础学FPGA（十七）Testbenth 很重要，前仿真全过程笔记（上篇）扫码加微信邀请您加入FPGA学习交流群  

 

 

 

欢迎加入至芯科技FPGA微信学习交流群，这里有一群优秀的FPGA工程师、学生、老师、这里FPGA技术交流学习氛围浓厚、相互分享、相互帮助、叫上小伙伴一起加入吧！

 

点个在看你最好看

 

 

---

原文标题：FPGA学习-时序逻辑电路

文章出处：【微信公众号：FPGA设计论坛】欢迎添加关注！文章转载请注明出处。