DC-DC单电感并联使用的故障案例

引言：DC-DC的并联问题一般使用不是很多，在电流不够的情况下，并联输出是一个不错的解决方案，多电感并联使用尤其方便，锁相可以减少纹波，不锁相也不会有什么问题，本节分析一个单电感并联使用的故障案例，供大家一起学习。

1. 问题背景

在使用MPS的一款电源芯片时，原理图如图2-1所示，成品PCBA到后初步测试整板连接性完好，上电后，电源端显示功耗很大，表明有短路状况发生，此时电源芯片本体还发出滋滋滋极强的电流音。

1#：电源芯片本体发出比较大的电流音。

2#：空板PCBA(无软件)功耗极大。

3#：测量一级DC-DC(12V-5V)，输入正常，输出为3.8V，不正常。

图2-1：原理图

2. 排查过程

PMIC测量

上电情况下测量PMIC的几路输出，输出均不正常，偏离设定值非常大。

电源链路排查

图2-2：电源链路

整个电源链路为12V--->5V--->PMIC--->load，从输入到负载逐级断开定位问题区域，断开5V和PMIC，测量5V正常，说明12V转5V没有问题，断开load，故障没有消失，说明问题在PMIC这个环节。

为进一步确定问题是PMIC，将所有负载均使用外置数字电源，不再使用板级PDN，此时主板芯片工作正常，连接串口如 图2-3 ，可以正常收取信号。

图2-3：主芯片工作正常可以读取到串口信号

芯片移植

为了确认芯片的配置是否存在问题，将板上的PMIC拆下来移植到电源demo板上(demo板没有负载，各个通道均独立)，实际验证此时PMIC各个通道输出均正常。

3. 排查结论

比较区别就是demo板上四个buck不是并联工作模式，所以确认是PMIC没有按照需求配置为并联工作模式，导致外部直接并联，电流倒灌损坏PMIC。

4. 原理分析

根据以上结论，我们开始讨论DC-DC并联工作这种形式为什么会存在电流倒灌风险以及哪种情况会有倒灌发生。

单电感形式

如图2-4和图2-5所示，对于单电感并联这种情况，当两组HS-FET同时打开，两组LS-FET同时关闭或者两组HS-FET同时关闭，两组LS-FET同时打开时，电流的紫色箭头流向均正常。

图2-4：单电感并联锁相

图2-5：单电感并联锁相

此时我们再考虑一种极端情况，当A组HS-FET开启，LS-FET关闭，B组HS-FET关闭，LS-FET打开时，如图2-6所示，红色箭头部分电流直接通向GND，即发生了短路，就会损坏PMIC内部的FET，这个就符合上面遇到的情况，我们称之为失相，图2-6的假设失相为180°，比较极端，实际情况失相并不可控，FB引脚也悬空，所以才会发生很强烈的滋滋的电流音，因为短路的大电流时而导通时而断开。如果失相180°，FET会因长时间短路而烧毁。

图2-6：单电感并联不锁相

基于前述的分析，可以确定对于单电感并联的DC-DC，两者一定要锁相，而且锁相为0°，如图2-7所示，PMIC手册的简图中Programmable
OSC Phase
Shift不仅仅用来调整电源时序，还会根据寄存器配置的并联模式进行DC-DC1和3锁相，DC-DC2和4锁相，后面类似这样的使用方法一定要注意。

图2-7：PMIC内部四路Buck简图

多电感形式

在Power系列里面介绍过多相电源(Power-2：外置开关同步降压控制器-多相多输出)，它们的并联就是多电感并联，也就是一个通道配置一个储能电感，多相里面配置的相位差多种多样，但是不会有电流倒灌的问题，如图2-8所示，假设两个锁相180°(反相状态)，即A组对电感充能，B组的电感释能。

图2-8：多电感并联不锁相

当不考虑Cout时，采集V1、V2、V3、V4四个点的电压波形如 图2-9
，V1=12V，V2=5.7V--->6.0V--->6.3V，V3=6.3V--->6.0V--->5.7V，V4=0V。在6.0V之前，V3电压实际略高于V2，但因为V1的缘故，L阻抗更大，不会存在电流倒灌，在6.0V以后，V2电压实际略高于V3，但此时L阻抗也很大，也不会有电流直接贯通到GND。(在某一微小时间段，存在Vin---L1---L2---GND，但因为L1充能，L2释能，因此实际这个通路不会有电流，电流还是都流过Load)。考虑到Cout的存在，实际V2=V3，更加不会存在贯通电流，这个原理也是多相电源的并联基础(电流除了从电势高处流到电势低处以外，还会更偏向流向电势差更大的地方，与GND的电势差最大)。

图2-9：图2-8的时间段关键点波形

5. 小结

多电感形式的并联，不用担心电流倒灌的问题，而单电感形式的并联，在锁相之外可以在每个通道上再增加一个防倒灌功能，评估Iout，可以是二极管，也可以是别的电路。