如何加速HBM仿真迭代优化？

首发 I EDN电子技术设计

近年来随着高性能计算需求的持续增长，HBM（High Bandwidth Memory，高带宽存储器）总线接口被应用到越来越多的芯片产品中，然而HBM的layout实现完全不同于传统的Package/PCB设计，其基于2.5D interposer的设计中，由于interposer各层厚度非常薄且信号线细，使得直流损耗、容性负载、容性/感性耦合等问题严重，给串扰和插损指标带来了非常大的挑战。

为应对这些挑战，传统上可以通过参数化建模进行大量例子扫描迭代仿真，来确定合适的方案。但由于HBM设计方案可变化的方式非常多，使得扫描仿真的工作量很大，同时大量的扫描仿真也对仿真计算资源和产品交付时间造成了很大的压力。

本篇文章将针对上述HBM设计挑战和传统仿真流程上的问题，提出相应的解决方案。

HBM仿真实例

HBM仿真设计的关键在于，确定合适的interposer出线类型。HBM的出线类型仿真确认流程在行业里有两种方式：

1)前仿真确认，即仿真工程师创建参数化的HBM出线类型仿真，通过仿真确认最佳出线类型，并反馈给layout工程师实现。相对来说效率较高，可尝试大量的出线类型进而选择更好的。这是一种主流的方式。

2)后仿真确认，即layout工程师做多种不同的设计用于仿真。相对来说效率较低，可尝试的出线类型数量有限，难以获得最佳值。本文将不做讨论。

图1 HBM 出线类型截面

上图1是4种简化的HBM出线类型截面示意图，这个设计方案中有5层金属层，其中褐色为信号，绿色为GND。从这4种出线类型中可以看到，信号和GND分布的位置是不同的，对应的性能也会有所不同。这些位置信息可以定义为变量信息，而位置的变化就是变量的取值，因此，需要进行扫描仿真来判断最佳位置。HBM的出线类型相关的变量可达十几种，比如：信号金属宽度/厚度、GND金属宽度、相对位置、介质厚度、纵向GND处理方式等。各种变量在不同的取值组合下，相应地、迭代的case数量会达到几百种甚至更多，这需要在前仿真中完成。因此，传统方法上获得一个较好的出线类型有很大工作量和仿真时间需求。

如何在有限的时间内，在仿真少数case的情况下，就找到较好的答案？

Cadence Optimality Intelligent System Explorer 的AI算法在下图2的HBM仿真设计流程中替代了传统的遍历扫描，实现了AI智能参数化判别扫描，来加速迭代结果收敛。应用AI算法使得计算几十个例子所得的结果就能达到传统数百个参数化仿真迭代的效果。

图2 HBM仿真设计流程图

根据用户计划仿真的HBM 出线类型和对应的变量，将其在Cadence Clarity 3D Workbench中创建出HBM 3D结构图，如下图3。注意：所有需要参与参数化仿真的结构都要定义为变量，比如：金属线宽度。

图3 HBM 3D结构

完成HBM 3D结构设计、仿真端口频率等设置后，在Optimality Explorer界面中勾选相关参与扫描的变量，并对变量取值范围进行定义。变量取值类型支持连接值、离散值、数组三种类型，如下图4。离散和数组类型是因为在生产中有些结构只有固定几种选项可以选择，比如：介质厚度、金属厚度。

图4参数扫描定义

完成变量参数定义后，接着定义相应端口的插损、串扰相关表达式及收敛目标函数，如下图5，以便用于AI仿真收敛。

图5定义收敛目标函数

下图6为仿真结果收敛记录图表。从图表上可以看到第29次的时候已经获得非常好的值，这时用户就可以停止本次仿真或者先用第29次的结果作下一步的仿真。Optimality Explorer支持多case并行仿真，以进一步减少仿真时间。

图6收敛纪录图表

将优化完成的HBM 出线类型对应的S参数在时域里验证，如果能满足要求，则将对应的参数传递给interposer layout工程师，并根据这些参数完成最终的HBM设计。最终，设计好的HBM  layout导入Clarity 3D Solver中再次提取模型，并加载到Cadence Sigrity Topology Explorer（TopXP）中进行最后的时域眼图仿真，如下图7。

图7时域链路

总结

本例中应用了Cadence 公司的Optimality Explorer优化，其内嵌AI算法，并与Clarity 3D Solver的参数化仿真结合，帮助用户快速收敛结果。Optimality Explorer具有极强的样本有效性，只需较少地迭代次数，即可得到一个较好的结果。内部AI优化算法通过基于目标函数的前期评估结果建立替代函数（概率模型），来找到最小化目标函数的值。该AI算法与传统随机或网格搜索的不同之处在于，它在尝试下一组超参数时，会参考前期的评估结果，因此可以省去很多无用功，最终达到快速收敛的效果。

本文转载自： Cadence楷登PCB及封装资源中心

审核编辑 黄宇