高数值孔径 EUV技术路线图

　　半导体技术的未来通常通过光刻设备的镜头来看待，尽管几乎无休止地存在极具挑战性的技术问题，但光刻设备继续为未来的工艺节点提供更好的分辨率。

　　多年来，光刻技术一直被视为与制造相关的主要门控因素，阻碍了器件持续到7nm工艺节点的晶圆厂吞吐量。这些问题已经得到解决，但许多新的问题即将出现，以及一些重要的改进。

　　来自设计、光刻、测试和测量以及封装界的行业专家齐聚今年的 SEMICON West 和 DAC，讨论极紫外 （EUV） 和即将推出的高数值孔径 EUV（高数值孔径 EUV）的产品路线图，包括最新的研发工作，以及推进光刻创新和扩展密度的障碍。讨论的领域包括提高功率和工艺效率，增强计量技术，以及探索新的解决方案，如曲线掩膜和光刻胶的新化学物质。然而，在这些进步中，始终专注于实现更高的产量、更高的吞吐量和更低的每片芯片成本。

　　高数值孔径EUV 今年的大部分讨论都集中在EUV的下一步发展以及高数值孔径EUV的时间表和技术要求上。ASML战略营销高级总监Michael Lercel表示，其目标是提高EUV的能源效率，以及下一代高数值孔径EUV工具的发展状况。

　　“EUV工具不是最节能的，但我们正在尽一切努力提高能源效率和工具本身，从而显着提高制造每个晶圆所需的能量，”Lercel说，并强调了数值孔径（NA）在这些工具的发展中的作用。虽然每次曝光的总能耗远高于 193i 光刻，但支持高密度器件的单一图案化的能力意味着需要更少的曝光。这反过来又减少了整体能量输出和循环时间。

　　High-NA将数值孔径从0.33增加到0.55，将分辨率从约26至30纳米间距提高到16纳米间距。通过增加数值孔径，分辨率会提高，但光学元件必须变得更大。这需要一台更大的机器，这带来了额外的好处。更大的工具旨在提高可维护性，以保持高生产率水平，并缩短维修后恢复生产的时间。新的高数值孔径系统也更加模块化，使服务团队更容易更换单个模块。

　　Lercel透露，第一个完全组装的系统已经建成，但由于没有最终的光学元件，因此尚未投入使用。他预计这些系统将在今年晚些时候首次出现。

　　“我们预计未来几年将出现0.55的插入，并预计客户将在2025年开始将其投入生产，”他说（见图1）。“在那之后，我们正在探索具有0.75数值孔径的hyper-NA，我们预计这将在大约十年内出现。

　　图1：ASML预计0.55将在四年内投产，0.75 Hyper EUV将在大约十年内投产。资料来源：ASML/SEMICON West

　　电子束计量

　　使用较高的数值孔径进行曝光意味着光线以较小的角度（称为入射角）照射到晶圆上。因此，晶圆上特征的垂直结构或“纵横比”变得更具挑战性，难以准确观察和测量。应用材料公司高级总监Ofer Adan讨论了对更先进的计量工具来支持高数值孔径工艺的需求。在 2nm 及以上的节点，使用传统电子束技术的成像能力，缺陷变得更加难以检测。

　　Adan指出，冷场发射（CFE）技术的最新发展是满足高数值孔径计量需求的一种可能解决方案。CFE 是一种在较低温度下工作的电子束源，与传统的热离子源相比具有多项优势，包括提高空间分辨率、更好的光束稳定性和减少球面像差。与传统的热场发射 （TFE） 技术相比，CFE 在室温下工作，从而产生更窄、更高能量的电子束，从而产生更高的分辨率和更快的成像速度（见图 2）。该技术的较高亮度有助于提供更高分辨率的成像和测量，但较小的光斑尺寸意味着吞吐量会受到显着影响。

　　“CFE存在热场曲线，这是成像速度和分辨率之间的权衡，”Adan说。“您可以降低分辨率并获得更快的吞吐量，也可以保持相同的速度并获得更高的分辨率。CFE 的速度比 TFE 快 10 倍。

　　图 2：CFE 在相同分辨率下提供 10 倍的成像速度。资料来源：Applied Materials/SEMICON West。

　　直到最近，CFE的使用仅限于实验室环境，因为电子束柱的稳定性不足以满足大批量半导体制造的严格要求。Adan提到了两项创新，它们解决了稳定性挑战。一种是色谱柱内部的极高真空，第二种是周期性自清洁过程，可连续去除 CFE 源中的污染物，从而实现稳定和可重复的性能。

　　高数值孔径

　　的新工艺技术 TEL蚀刻业务部总监Angélique Raley指出了塑造EUV未来的两个重要趋势。首先是从 2D 结构到 3D 结构的转变，特别是从 finFET 到全栅极 （GAA） 器件的过渡，这对芯片制造所需的工艺产生了重大影响。第二个问题围绕着EUV的持续临界缩放，特别是当它涉及将金属间距降低到低至12 nm时。

　　Raley表示：“随着我们从GAA转向堆叠通道FET（CFET），我们面临着更高的纵横比要求。“这一发展再次强调了高度可控的各向同性和定向蚀刻工艺的重要性。”

　　全栅极 （GAA） 器件将由涉及多层的外延 （epi） 沉积来定义，要求对该沉积过程进行无可挑剔的控制。半导体制造商将需要设计高度受控的各向同性蚀刻，以选择性地同时在各个方向上蚀刻材料。

　　等离子体蚀刻仍然是必不可少的，特别是对于高纵横比蚀刻。例如，接触式蚀刻是一种复杂的氧化物蚀刻工艺，需要高度的控制。

　　随着高数值孔径EUV的推出，制造商将不得不决定是使用化学放大的光刻胶还是基于金属氧化物的光刻胶。这种转变，加上焦深的降低，将需要更薄的光刻胶，因此需要高精度的蚀刻工艺控制。更薄的光刻胶也意味着硬掩模的更广泛使用，因为光刻胶本身在蚀刻化学中侵蚀得更快。

　　干式光刻胶 高数值孔径光刻胶问题的

　　一种解决方案是干式光刻胶。Lam Research的EUV干式光刻胶营销高级总监Benjamin Eynon表示，与传统的化学放大（CAR）光刻胶工艺相比，干式光刻胶使用气体前驱体工艺，涉及干式光刻胶材料和干式显影工艺。它的分子尺寸比CAR小六倍，可以打印出更精细的细节（见图3）。它还通过消除液体来简化流程，从而减少了图案塌陷的可能性。Eynon 指出，干式光刻胶还可以减少 5 倍到 10 倍的浪费，使其成为更环保的选择。

　　图3：干式光刻胶成像可以对16nm和13nm的线和空间进行图案设计，线宽粗糙度为3nm。资料来源：Lam Research/SEMICON West

　　“干式光刻胶可以产生更一致和可预测的结构，同时减少浪费，”Eynon说。“我们在高数值孔径方面也有分辨率优势，CAR在35nm间距以下挣扎，我们看到的结果远低于这个水平。”

　　他解释说，与传统的CAR相比，使用干式光刻胶更改光刻胶厚度要简单得多。“过去，如果我不得不向光刻胶供应商索要一种纺丝更薄的光刻胶，我将不得不等待六个月才能进行所有测试。现在我们可以改变配方并放下它。

　　干式光刻胶在加工窗口和缺陷性方面具有优势，可以忽略不计，但仍有障碍需要克服。降低高数值孔径的剂量会导致粗糙度增加，因此需要做更多的工作来平衡剂量减少与其他因素，如线宽粗糙度 （LWR）。

　　imec高级图案、工艺和材料高级副总裁Steven Scheer也强调了金属氧化物抗蚀剂相对于CAR在高数值孔径提供的较小间距下进行线和空间成像的局限性的优势。但他补充说，需要进一步的研究来减少剂量并改善缺陷率。EUV扫描仪的剂量越低，通量就越高。

　　Imec和ASML目前正在荷兰费尔德霍芬的ASML园区内建设一条高NA试验线。该项目将于 2024 年上半年开放，用于合作研究、测试和开发高数值孔径 EUV 光刻的工具和工艺。

　　“高数值孔径EUV与其说是一场革命，不如说是一种进化，”Scheer说。“我们必须压缩时间，在大约两年内生产出这些新技术。Scheer预计，高数值孔径的理想插入点将是14埃（1.4纳米）节点。

　　高数值孔径EUV的另一个挑战涉及计量学，特别是在非常薄的材料成像方面。Scheer列举了在CD SEM中测量微弱信号回波的困难。优化着陆能量、不同材料和机器学习算法以进行去噪、对比度提取或自动缺陷分类是潜在的解决方案。

　　掩模创新是Scheer认为是高数值孔径EUV演进过程的另一个关键领域。

　　“在掩模和成像方面，重要的关键因素之一是我们探索低n掩模，以提高整体对比度，”Scheer说。“当你开始达到24纳米间距或更低时，除非你真的实现了低n掩模，否则你就会开始失去对比度。因此，我们认为这是一项需要开发的重要技术。

　　用于曲线设计的

　　曲线掩模 三十年来，半导体掩模技术基本保持不变，掩模的制作是在可变成型机上进行的，这些机器将可变元件限制在 45 度角。随着特征的缩小和变得更加复杂，电子束和多波束掩模写入器提供了设计的灵活性。现在，几乎 100% 的掩模都是使用多光束技术制作的，这为在高数值孔径系统上进行更复杂、更高效的设计带来了新的机会。

　　在DAC的小组演讲中，D2S首席执行官Aki Fujimura讨论了曲线制造的出现，以及其在提高良率、减小芯片尺寸、使用更少功率以及提高性能和可靠性方面的潜力。

　　“现在，任何形状都可以在相同的时间内以相同的精度进行投影，”Fujimura说。“蒙版写入时间不再是你试图呈现的形状的函数，因此无论你投射的形状如何，蒙版成本都是恒定的。”

　　高数值孔径EUV的一个关键目标是降低复杂性，减少晶圆制造的整体周转时间和成本，而曲线掩模有望在这些领域取得重大改进。

　　Perceive 首席执行官 Steve Teig 演示了曲线设计如何将芯片设计中的通孔数量减少多达 50%，将布线减少 30%，并将制造成本降低多达 30%（见图 4）。“减少通孔的数量可以比你想象的更短地减少导线长度，”他说。“可以大大减少通孔的数量，使芯片更小、更快、更便宜，层数更少。这就是曲线路线的承诺。

　　图 4：Perceive 的 Teig 在 DAC 2023 的 Curvy Design Panel 上解释了为什么通孔不是您的朋友。来源： Semiconductor Engineering / Susan Rambo

　　曲线设计还解决了较低节点的许多随机问题。Teig将当前的光刻工艺比作用弓箭射向目标，瞄准外缘而不是靶心。“如果你打印的是香肠形的线材而不是方形的线材，你可以瞄准中心，随机和线边缘粗糙度问题就变得不那么成问题了，”他说。

　　变化带来了另一个挑战。“九十度角实际上不可能在晶圆上生产，”Fujimura补充道。“我们知道这一点，但这是我们的设计，所以我们试图尽可能地接近。在制造业中，最重要的是变化——不仅仅是你想在平均数上做到这一点，而且你希望使平均值的标准差尽可能小。

　　PDF Solutions总裁兼首席执行官John Kibarian强调，曲线设计有望带来创新的未来，特别是在集成领域，从系统设计到原子重排。其独特的优势，例如在保持孔隙率和稳定性的同时降低轨道高度，对于未来的扩展至关重要。

　　然而，向曲线制造的转变并非没有挑战。这种创新设计方法的广泛采用需要对电子设计自动化 （EDA） 软件、组织动态以及测试和测量协议进行重大更改。然而，曲线设计为半导体制造提供的增加良率、减小芯片尺寸、降低功耗以及增强性能和可靠性的承诺远远超过了这些障碍。

　　“作为集成商，未来将更多地关注创新，”Kibarian说。“如果你看看我们的行业对未来十年的看法，那就是从系统设计到光刻、计量学，再到能够改进工艺的新材料，都是关于堆栈上下的集成。任何能让你在保持稳定性的同时减小尺寸、降低功耗和降低成本的东西都会进入这个过程，这是曲线设计最大的潜在好处之一。

　　结论

　　光刻技术的发展是半导体缩放的基石，使电路图案不断小型化，电路密度和性能也相应提高。随着更节能的EUV工具的引入、高数值孔径工具的发展以及提高分辨率和控制尺寸的整体集成创新方法，光刻的未来看起来很有希望。

　　虽然当今的行业在将新材料集成到生态系统中方面取得了一些成功，但高数值孔径器件提供的视场尺寸减小给光刻胶、计量、掩模制造和工艺控制带来了新的挑战。不过，如果说过去 40 年证明了什么，那就是该行业总能找到前进的道路。

　　审核编辑：黄飞