一文了解SOC的DFT策略及全芯片测试的内容

EDA/IC设计

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描述

01

概览篇

芯片生产过程中引入的问题

1.制程缺陷-物理瑕疵

芯片测试

2.制程以外的缺陷

芯片测试

「一个非门的版图中常见的fail」

芯片测试

   

什么是DFT?为什么要做DFT?

1.Testing

芯片测试

 

芯片测试

2.DFT

芯片测试

3.测试阶段

芯片测试

   

测试结果的评价

芯片测试

1.Fault Coverage

芯片测试

体现了DFT的质量

芯片测试

   

SOC的DFT策略以及全芯片测试的内容

1.SOC的DFT策略

SOC ( System on Chip)是在同一块芯片中集成了CPU、各种存储器、总线系统、专用模块以及多种l/O接口的系统级超大规模集成电路。

由于SOC芯片的规模比较大、内部模块的类型以及来源多样,因此SOC芯片的DFT面临着诸多问题。

2.SOC涉及到的测试问题

芯片测试

3.SOC的全面测试

芯片测试

谁的风险高就先测谁,DC一般都是第一。

DC test-DC参数测试

芯片测试

基于SCAN的测试

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BIST-内建自测试

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BIST的种类与应用

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LogicBIST技术的优缺点

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Boundary Scan—JTAG

芯片测试

 

芯片测试

 

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三种不同的协议,不同的功能,不同支持。

Boundary Scan  芯片与PAD之间连通性。FT

function pattern

ESD test

ETC.

DFT在整个IC设计中的位置

芯片测试

DFT与左边四个都会有不同程度的涉及。

大多数会把DFT放到Flow里面。

DFT的流程以及每步做的事情

1.A DFT reference flow

The sequence of each DFT steps can be changed

芯片测试

Test ltems—理论基础与工具实现

芯片测试

高亮的内容是DFT需要重点关注的。

2.Scan Based Test

芯片测试

 

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还有基于latch,但是非主流

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3.Fault model VS. Defect

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4.Stuck-at Fault———用于低速测试

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5.At-Speed Fault———用于在速测试

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6.Transition Delay Fault Model

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7.Path Delay model

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8.D算法

芯片测试

 

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9.How Scan Test works

芯片测试

 

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芯片测试

 

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芯片测试

 

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这是一个pattern

10.Transition Launch Mode

芯片测试

 

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11.Full scan & Partial scan

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12.ATSPEED TEST & OCC

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Scan chain synthesis flow——综合以后加入

芯片测试

Compression

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减少测试时间

13.Multi-power DFT

芯片测试

功耗

FUNC下可能会多个电压阈

但是DFT下面一般都是单个

大芯片多个电路全电压说不定会烧测试几台:极少

ATPG-Automatic Test Pattern Generation

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ATPG Focus

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MBIST——综合之前或之后

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14.Compressor for ROM

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15.Deal with shadow logic

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16.High Speed Core MBIST

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17.LBIST

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18.Boundary Scan

芯片测试

19.Boundary scan architecture

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20.制程缺陷-物理瑕疵

芯片测试

21.TAP Ports Hookup Pin (After Synthesis)

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22.IDDQ

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23.IDDQ defect

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24.Powerfault IDDQ

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Points to be considered related to DFT

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审核编辑:黄飞

 

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