3D-IC中三个不同层次的3D是什么

本文介绍了3D-IC中三个不同层次的3D是什么。

 66年前的一个炎炎夏日，在德州达拉斯一间空荡荡的办公室里，一位高大的身影颇显孤单，他就是TI刚入职的新员工杰克•基尔比，他正在苦思冥想电路小型化的问题。   此时正值工厂停工放假，同事们大多都去休假了。基尔比正在思考能否将电路所需的所有器件制作在一块半导体材料上？   几个月后，基尔比实现了他的构想，人类历史上第一块集成电路就这么诞生了。

  自从1958集成电路发明以来，集成电路给人类文明带来难以估量的巨大的进步。“为现代信息技术奠定了基础”是2000年诺贝尔物理学奖给予杰克•基尔比发明集成电路的中肯评价。   今天，我们甚至可以说：“集成电路为现代科技奠定了基础”。试想，没有集成电路，人类现在的科技会退回到何种地步？  

 从时间到空间   

集成电路的基本单元是晶体管，我称之为功能细胞。如何在有限的面积或体积内集成更多的晶体管成为集成电路发展的关键。   1965年，戈登•摩尔提出摩尔定律，指出集成电路上的器件数量每隔十八个月将翻一番，从时间上对集成电路的发展做出了预言。   在人类的认知中，时间和空间是不可分割的，我们常称之为时空。时间有一个维度，空间有三个维度，合称四维时空。   时间具有单向性，只能向前发展，空间的每个维度都可双向发展。当事物的发展在时间受到限制或者约束时，则会在空间上寻找突破，谓之以空间换时间，集成电路的发展也正是如此。  

摩尔定律中，我们关注的是晶体管的数量随时间以指数规律增加，随着摩尔定律难以为继，今天的集成电路，我们更关注如何在有限的空间内制造更多的晶体管。  

3D的必由之路    空间有三个维度六个方向，要想在有限的空间内集成制造更多的晶体管，必须穷尽三个维度六个方向。   集成电路自发明以来，就是在晶圆平面上制造晶体管并进行互连。为了在有限的面积内制造更多的晶体管，晶体管的尺寸需要越做越小，直到有一天，平面晶体管缩小的已经无法正常工作时，新的类型的晶体管FinFET取代了平面晶体管，后来又发展出GAA晶体管，这两者都属于晶体管结构上的3D化，我们称之为3D-IC中第一层次的3D。   晶体管结构上的3D化并不能完全解决问题，因此3D-IC中第二层次的3D也出现了，即晶体管堆叠，比较有代表性的是CFET。

  同时，人们发现在先进封装中，将芯片堆叠也能有效提高晶体管的集成密度，即在有效的空间内集成更多的晶体管，这就是3D-IC第三个层次的3D。   对于城市的发展来说，要想提高城市的居住密度，就需要建造高楼大厦。对于集成电路来说，要提高集成密度，必须采用3D集成。   下面，我们就对3D-IC中三个层次的3D进行逐一解析。  

 3D层次1  晶体管结构的3D化 

集成电路中用到的晶体管，通常是场效应晶体管Field-Effect Transistor，简称为FET，此类晶体管栅极Gate的最初形态是平面状，被称为平面晶体管 Planar FET。其特征尺寸（Feature Size）指的是栅极的宽度（Gate Width），即MOS器件的沟道长度（Channel Length）。

随着晶体管尺寸的逐步缩小，其特征尺寸也在不断缩小，当特征尺寸到了22nm，平面晶体管由于其栅极对于沟道的控制能力较弱而出现短沟道效应，逐渐被一种新型的晶体管所取代，即鳍式场效应晶体管（Fin FET）。此时，特征尺寸不再以栅极的宽度作为其度量标准，而是代表着该工艺下晶体管密度和上一代工艺相比较的等效尺寸。   例如同样面积的芯片，其晶体管数量增加了一倍，此时，此芯片晶体管的特征尺寸则为上一代的特征尺寸的0.7，以此类推。当然在不同的半导体厂家，对特征尺寸的定义也不尽相同，例如Intel和TSMC的定义就不完全相同。   从平面型晶体管Planar FET到鳍式晶体管FinFET，是晶体管结构的重大改变，晶体管内部结构由平面走向3D，我们称之为晶体管结构的3D化。   到了3nm，Fin FET对电流的控制能力也有些力不从心，就需要采用堆叠纳米片型晶体管GAA FET。GAA采用栅极环绕沟道的结构，栅极对于沟道的控制能力比Fin FET又有所增强， 使得晶体管能够在更小的空间内实现更佳的性能。   下图为Planar FET、Fin FET、GAA FET三种晶体管微观结构比较。  

下图是将NMOS晶体管和PMOS晶体管并列制造的三种类型的晶体管的结构比较，集成电路的最常见的基本单元通常由NMOS晶体管和PMOS晶体管共同组成。  

  目前在先进工艺中，Fin FET是主流，GAA FET则后来居上，并且在3nm后有望全面取代Fin FET，Planar FET则继续在大尺寸器件中发挥余热。  

3D层次2  晶体管的3D集成 

从上面的描述中，我们可以看出，当今主流的芯片，其晶体管的结构已经全面实现3D化。

在芯片中，晶体管只有薄薄的一层，能否制造多层晶体管，将它们堆叠起来？这就是下面我们要将说的：晶体管的堆叠，即晶体管的3D集成。

随着摩尔定律的不断发展，芯片制程也愈发接近物理极限，为了能够进一步增加单位面积上的器件数量，业内开始尝试将实现3D结构的晶体管再进行堆叠，提出了采用垂直堆叠晶体管的CFET。

CFET 

CFET互补场效应晶体管，被视为1nm以下制程的关键要素，是继FinFET和GAA之后的新一代的晶体管技术。

下图是GAA FET和CFET的结构比较，可以看出GAA FET中NMOS管和PMOS管并排放置，位于同一个平面，而在CFET中，NMOS管和PMOS管垂直堆叠，NMOS管位于PMOS管之上，其面积占用仅为GAA FET的一半。  

因此，采用CFET垂直堆叠架构的芯片，相较采用GAAFET架构的芯片，面积最多能缩小50%。

下图所示为CFET晶体管层的剖面图，NMOS管位于PMOS管之上。

  CFET将PMOS管和NMOS管结合在了一起，使得开关速度和驱动能力具有互补性，从而提升了晶体管的整体性能。CFET让业界看到了晶体管结构新的发展前景。   目前，CFET制程需要解决多层晶体管堆叠带来的大量的技术挑战，保守估计，CFET结构需要8-10年才能投入商用。   此后，在CFET的基础上是否可以再堆叠更多层晶体管，我们将拭目以待。  

3D层次3  晶体管群的3D集成 

这篇文章中，我采用了一个新的名词，晶体管群(Transistor Group)，是指在特定工艺下完成的一颗芯片中晶体管的总称。例如一颗SoC中的所有晶体管组成一个SoC晶体管群，一颗Chiplet中的所有晶体管组成一个Chiplet晶体管群。晶体管群通常采用相同的工艺一次制造完成。   在一颗芯片中，晶体管群及其互连所占的体积，我称之为有效功能体积EFV（Effective Function Volume），和整个芯片本身的体积相比，有效功能体积所占的比例并不大。   通过晶圆减薄然后再进行3D堆叠可以提高有效功能体积的占比，从而提升系统的功能密度。   下图所示为SoC和SoIC的比较， 其中红色为晶体管群所占体积，黄色为芯片体积。其中SoC中包含1个晶体管群，SoIC中包含3个晶体管群。  

可以看出同样的体积下，SoIC中的3个晶体管群所占的体积比例更大，其有效功能体积EFV更大。因此，同样的工艺下，SoIC的功能密度更高，即在相同的体积中可集成更多的晶体管。同时，SoIC中的3个晶体管群可采用不同的工艺节点制造，因此其灵活性更高。

晶体管群的3D集成是当今集成电路最为热点的技术，有人称为3DIC，有人称为先进封装，也有人称为Multi-Die或者SiP技术。

下图所示为典型的HBM先进封装在EDA工具中的设计截图。

总 结

从晶体管结构的3D化到晶体管的3D集成再到晶体管群的3D集成，分为三个层次的3D，它们互为补充，并不冲突。最终的发展目标是在三个层次都实现3D化。   第一个层次的3D，晶体管结构的3D化已经通过FinFET和GAA实现，针对不同的工艺节点需要，灵活采用Fin FET，GAA FET或者Planar FET。   第二个层次的3D，晶体管的3D集成，即晶体管堆叠，目前已经论证可通过CFET实现，但由于其工艺上存在着较大的技术挑战，需要8-10年才可实现商用。   第三个层次的3D，晶体管群的3D集成，可通过先进封装技术实现，目前的3DIC多指的是这一类。先进封装是在晶体管群制造完成后，需要经过晶圆减薄，TSV，RDL，Hybrid bonding等技术将晶体管群堆叠并互连起来，目前，其关键技术为TSV，Hybrid bonding 等。   从晶体管结构的3D化到晶体管的3D集成（晶体管堆叠）再到晶体管群的3D集成（晶体管群堆叠），三个层次的3D造就了最终极的3D-IC。  

3D-IC中三个层次的3D

审核编辑：黄飞