专用晶圆加工工艺实现高性能模拟IC

　　模拟IC往往需要采用能够优化性能和精度的特殊IC工艺技术。由于专用工艺最初是为提高性能而设计，并非针对注重成本的常规应用，通常生产出的独立设备具有特殊性能。随着技术的不断稳定发展，这种独立设计最终在系统级芯片(SoC)方案中获得了广泛的应用。

　　不断优化的关键模拟器件

　　是什么推动着高精度模拟芯片设计?很简单，这是工程设计人才和不断优化的关键器件相结合的结果。虽然技术成熟的设计人员相当擅长利用工艺最大限度地提高性能，但他们最终还是受制于可供他们使用的关键器件的性能。

　　关键模拟CMOS器件由MOS晶体管、电阻和电容组成。MOS器件在每一个信号链IC(放大器、ADC和DAC)中都非常重要，而电阻在DAC中特别重要，电容则是ADC中的关键。电阻和电容在放大器中也充当重要角色，而且在相应的转换器应用中也很关键。

　　对于MOS晶体管来讲，诸如阈值电压(VT)和驱动电流(ID,sat)等典型参数十分重要——VT需足够高，以维持低关断电流(IOFF)，而由于开关需要低电阻和小外形尺寸来最大限度地减少寄生电容，因此ID,sat非常重要。不过，在高性能领域中， MOS器件需重点关注的是1/f噪声、衬底电流(ISUB)、重叠电容和欧拉电压(VA)等新的“考虑因素”。

　　由于高精度产品必须保持高信噪比(SNR)，从而能够从背景噪声中分辨出微弱的信号，因此噪声特别重要。必须在早期就对噪声进行频繁地测量，并且进行处理，而不只是简单记录。噪声往往是一个影响高精度芯片成功与否的因素。

　　ISUB可能是高精度设计的真正问题所在。这种效果是由通道的漏极端产生热载波冲突引起的，NMOS器件尤其会这样。ISUB会产生总谐波失真(THD)，因此ISUB必须在不显著牺牲IDsat的情况下进行控制。这需要在设计漏极时下更多的功夫，而不仅仅只是按照常规满足器件的可靠性要求。

　　MOS晶体管中的寄生电容必须尽可能最大限度地减小，因为这些寄生电容可能会产生SNR问题，并且会形成分压器网络，从而降低整个电容中的电压。即使是用于高性能模拟工艺的金属系统也必须进行仔细检查，并通过优化来减少其寄生效应。

　　MOS晶体管用作增益极。由于增益与晶体管的输出电阻(ro)有关，因此这个因素在高性能设计中变得非常重要。这实际上是饱和区的IV曲线的“平坦度”。由于与双极性晶体管情况类似，有时称为VA。VA是通道长度的一个函数，它与漏极设计策略有着密切关系。VA 较高(特别是对于最小的器件来讲)时比较理想，因为设计人员的目标是在寄生电容最小的情况下获得增益。

　　对于电阻来讲，主要考虑因素是表面电阻和电阻容差以及电压和温度系数。简单地讲，设计人员所需要的理想器件是：占板面积小(从而降低寄生电容)，无工艺变异性，在所有环境下的特性均不发生变化。这对于多晶硅电阻来讲比较难，这种电阻具有众所周知的温度特性，无法轻易地减小其绝对值，并且还具有1/f噪声特点。

　　因此我们使用薄膜电阻(TFR)，因为这种电阻在必要时采用激光微调能够具有更优的整体表现和能力。虽然TFR的工艺更加复杂，需要更多的掩蔽工序，不过增加的复杂性往往也是好产品与优异产品之间差别的体现。对于专用的顶尖产品而言，这往往是一个容易做的决定。

　　对于电容来讲，主要关注的问题是电容密度、容差、电压系数和介电吸收(DA，有时称为磁滞现象)。后面的这种效应与电容介质中的电荷捕获效应有着密切关系，这种效应会使剩余电荷在器件充电之后重新出现在电容板上。

　　在许多标准应用中，设计人员需要获得他们能够得到的最高电容/区域，不过高精度模拟应用却不一定是这样。在这种应用中，由于电容匹配(在下文中讨论)要求更大的尺寸，因此电容密度往往会降低，从而最大限度地减少了系统中的总电容。电容电压系数由选择的电容板掺杂水平确定，而介电吸收则由选择的介电材料等因素确定。很明显，要优化工艺就需要掌握大量特性的二阶和三阶影响。

　　对于以上列出的每一种器件，器件不匹配都是模拟设计中极其重要的一个因素。不匹配的具体定义是两个具有相同设计的器件之差与其平均值之间的百分比。匹配一般可以通过较大的器件尺寸来提升(到一定极限)。不匹配值越小，设计所需的器件尺寸越小，而这意味着给定的设计具有更小的裸片和更低的裸片成本。这是用来淘汰低劣工艺的一个关键因素。

　　其它产品应用可能需要一些专用器件，比如，结型场效应晶体管(JFET)可以实现低噪声输入，漏极扩展CMOS (DECMOS)器件可以实现扩展电压能力。这些器件需要进行一些自身的专用优化工作，并且必须采用整体高精度工艺，同时不降低关键的核心器件的品质。本文将不对此进行讨论。

　　现在，所有需要关注的问题似乎都已经有所涉及。不过，晶圆离开晶圆厂后，工艺开发人员的工作并不算完。评估后续的结果至关重要。由于磨薄后的晶圆和封装模塑料产生的应力，晶圆厂获得的性能可能会在晶圆磨薄和IC封装工艺过程中轻易地失去。因此，必须密切关注这类问题，以便减轻这些有害的影响。要达到这个目的，可以采用聚酰亚胺等应力释放层或者其它技术，比如在晶圆磨薄前在硅工艺结束时采用这些技术，或者在封装过程中采用这些技术。

　　采用晶圆厂的专用模拟COMS工艺

　　电子设计人员不再需要仅依靠模拟IDM获取高性能模拟CMOS性能来实现其产品的差异化。产品制造商以及无晶圆厂企业现在可以通过世界级的专业晶圆厂轻松地采用顶级模拟CMOS工艺。

　　为了详细了解目前可以实现的高精度晶圆加工工艺，这里研究一下Dongbu HiTek 公司0.18μm节点的HP180工艺的特点。这个专用模拟CMOS工艺的核心是经过精磨细凿的器件。图1a和图1b是用于NMOS和PMOS器件的标准逻辑CMOS工艺、极具成本效益的模拟CMOS工艺和高精度模拟CMOS晶圆加工工艺的1/f噪声对比图。

　　

 

　　图1a和图1b：数字、模拟和高性能模拟CMOS器件的噪声对比：a) NMOS和b) PMOS。

　　

 

　　图1a和图1b：数字、模拟和高性能模拟CMOS器件的噪声对比：a) NMOS和b) PMOS。

　　这种专用的晶圆加工工艺采用双层多晶硅法，可以更好地选择电容介质，最大限度地减少介电吸收，同时仍可实现较好的电压系数。通过优化聚板的掺杂水平，可以实现单位数的极低线性参数和寄生参数。电容比与电压的典型曲线图如图2所示。

　　

 

　　图2：高性能双层多晶硅电容比与电压。

　　如图3所示，HP180薄膜电阻(TFR)的温漂为7ppm/°C(表面电阻为950°C/sq)。此外，薄膜电阻匹配性能远高于传统多晶硅电阻的匹配性能。

　　

 

　　图3：多晶硅高表面电阻(HSR)与薄膜电阻(TFR)的匹配性能对比，两种电阻的表面电阻均均约为1K/sq。

　　虽然设计人员所预期的高性能模拟产品可能都是独立芯片，不过模块化的专用晶圆加工工艺可以实现高密度逻辑(115Kgates/mm2)，再加上能够整合板上非易失性存储器，因此可以进一步实现高性能工艺，从而轻松地从独立芯片转化为系统级芯片(SoC)。

　　本文小结

　　高性能电子产品需要高精度模拟CMOS工艺技术，从而实现接近理想的MOS晶体管、电阻、电容以及专用JFET和DECMOS器件。为了实现最终芯片的差异化，必须对这种关键的器件从头进行设计，使精度设计贯穿整个设计周期。曾经专属于模拟IDM的技术领域(比如高性能模拟CMOS工艺技术)如今可以通过专业晶圆厂来实现。在这种趋势下，设计人员现在可以通过采用晶圆厂开发的模拟CMOS工艺实现其芯片，从而更快地实现更大的差异化。