亚微米CMOS电路中VDD-VSSESD保护结构设计

　　1 引言

　　ESD(Electric Static Discharge)保护结构的有效设计是CMOS集成电路可靠性设计的重要任务之一，其ESD结构与工艺技术、特征尺寸密切相关，随着IC工艺技术的进一步发展，特征尺寸越来越小，管子的栅氧层厚度越来越薄，芯片的面积规模越来越大，而外围的使用环境并未改变，因此ESD的失效问题面临越来越严峻的考验，在亚微米CMOS IC中，通常做LDD(Lightly-Doped Drain)注入，在深亚微米超大规模CMOS IC设计中，通常有Silicide 或Salicide技术，这些技术的使用有助于提高电路的速度、集成度、可靠性等，但这些技术对电路的抗ESD性能极为不利，降低了ESD可靠度。在亚微米以下的电路设计中，需要对电路进行全芯片的ESD保护结构的设计。如何使全芯片有效面积尽可能小、ESD性能可靠性满足要求且不需要增加额外的工艺步骤成为全芯片设计者的主要考虑的问题。

　　2 电路实例

　　电路为键盘编码控制电路，采用0.5μm-0.6μm SPSM CMOS阱工艺，工作电压为3V、5V，除ROM外集成度约5000门，面积为2.0×1.5mm2，一共有39个PAD，其中I/O引脚36个，一个时钟振荡输入脚，一个VDD，一个VSS。PAD排列如图1所示。

　　

 

　　I/O口的保护结构为Finger型MOS输出管及GGNMOS管，VDD与VSSPAD旁边各有一个VDD-VSS电压钳位保护电路，逻辑结构如图2。该结构在电路正常上电工作时，N1管作为一个VDD与VSS之间的反向二极管，而在ESD发生时，N1管开启，作为ESD瞬时低阻抗大电流泄放通道，VDD与VSS之间的电压则被钳位，从而起到保护内部电路的作用。该结构又称为ESD瞬态检测电压电路，其中R是由N阱电阻构成，C为MOS电容。

　　

 

　　用ESD模型之一的人体模型工业测试标准HBMMIL-STD-883C method 3015.7对其进行ESD打击实验。

　　结果在I/O-VDD、I/O-VSS、I/O-I/O模式下，其抗击电压可达到4kV以上，但在VDD-VSS模式下，只能达到750V，在1kV时，电源与地短路从而造成整个电路失效。

　　初步分析的结果为，电源与地之间的保护结构如图2，在版图的设计上有薄弱环节，使该结构自身的健壮性级差，从而影响了整个电路的ESD性能。

　　为了验证这一想法并找到改进的办法，对该电路做了下述实验。

　　首先，对电路做液晶分析实验，即在电路上滴上几滴特殊的化学物质(具有流动性)，然后在VDD与VSS的管脚灌入大电流，该化学液体聚集在VDD与VSS通路上电流最集中处，从而找到了击穿点。该击穿点就在VDDPAD附近，见图3中画圈的地方。

　　

 

　　然后，对该电路进一步做了FIB实验，即用激光把电路中该结构去掉，再做ESD打击实验，ESD结果显示：VDD-VSS模式下，ESD抗击电压超过5kV，但I/O-VDD、I/O-VSS、I/O-I/O模式下最差的只能达到1.3kV电路就短路失效了。

　　所以，从本电路的ESD实验结果及所做的实验分析可得到：

　　(1)电路中，VDD-VSS电压钳位保护结构对提高整个电路的ESD性能非常必要，不能轻易去掉。

　　(2)该结构自身必须要有一定的健壮性，所以该结构中各器件的设计尺寸及版图设计规则非常重要。

　　下面将进一步探讨在亚微米CMOS IC ESD结构的设计中，VDD-VSS电压钳位结构的有效设计。

　　在HBM(Human Body Model)模型中，主要包含三种ESD的打击方案：

　　(1)I/O-VDD/VSS;(2)I/O-I/O;(3)VDD-VSS;

　　几种方式相对独立也相互影响，其中I/O-VDD/VSS模式下主要利用每个I/O口对VDD、VSS直接的保护结构，通常放置在每个I/O PAD的两侧，如一对简单的二极管，Finger型的GGNMOS(Gate-Ground NMOS)、TFO(Thick-Field-Oxide)场管、SCR或几个结构的组合等，主要利用晶体管的Snap back-down骤回崩溃区对电压进行钳位，见图4，其中PS-mode及ND-mode模式下电路易损坏;I/O-I/O及VDD-VSS模式则与VDD、VSS间直接的ESD保护结构的设备及全芯片的ESD保护结构设计极为相关。特别是全芯片VDD、VSS间直接有效的ESD低阻抗大电流泄放通道的设计能有效提高电路的整体抗ESD性能，关于全芯片的ESD结构设计将在文章的最后予以简单的阐述。

　　

 

　　3 仿真分析及具体设计结果

　　3.1 仿真分析

　　在亚微米的ESD结构的设计中，一种常见的具体的ESD瞬态检测电压如图2 VDD-VSS间的电压钳位结构。其原理如下：

　　主要利用结构中的RC延迟作用，一般T=RC被设计为100ns-1000ns之间，而ESD脉冲通常为纳秒级，其上升时间为十几纳秒。初始状态，IC处于悬空状态下，当个正ESD电压出现在VDD电源线上，而VSS相对为0时，Vx通过RC开始充电，由于其充电常数T比VDD的上升时间大的多，致使Vx无法跟随VDD的变化，从而使P0管打开，N0管关闭，Vg电压迅速上升，N1大管开启，从而提供了一个从VDD到VSS的低阻抗大电流泄放通道并对内部的VDD与VSS有一个电压钳位作用，从而有效地保护了内部电路。 在正常上电时，因为正常的上电时间为毫秒级，所以Vx的充电可以跟随VDD变化，当上升到一定电压时，N0管开启，P0管一直关闭，Vg=0，N1管一直关断无效。

　　对上述例子中图2结构的具体仿真见图5、图6。

　　

 

　　

 

　　从上述仿真分析及实际的ESD结果来看，该结构本身首先必须要有一定的健壮性，其自身的健壮性则与以下两方面有关：

　　(1)该结构的逻辑设计，即各管子尺寸的设计，以保证该结构在正常上电时能完全关断，使电路正常工作，当ESD发生时能有效开启，从而保护内部结构。通常T=RC的值的设计要在100ns-1000ns之间，R可由倒比管或阱电阻实现，而C可直接由MOS电容构成，P0、N0管的宽长比W/L不用很大，其沟长比内部最小沟长稍大，该结构因为承受了ESD大电流泄放通道的任务，N1管的宽长比4W/L要比较大，在不影响面积的情况下尽可能大，管子沟长比内部最小沟长大。

　　

 

　　(2)该结构的版图设计非常关键，其设计不当就可能导致自身的损坏。特别是N1管子版图设计，其漏区孔距栅要有一定距离，即有一定的压舱(Ballast)电阻时电流开启泄放更均匀。

　　3.2 具体设计及结果

　　上述例子中，主要是版图的设计不当造成在ESD发生时自身结构的损坏。经过分析，对该版图结构做了一些修改优化。

　　原因：针对上述理论分析及例子中实际的击穿点，该结构在1000V即被击穿的原因主要是N1管的漏区孔距栅的距离d太小所致，d=1.35μm;

　　目标：改动尽量少的版次达到全面提升该电路的ESD性能的目标;

　　方案：N1管的L修改为1.2μm，d修改为3μm，改动的版次为多晶版和孔版;

　　结果：I/O-VDD、I/O/-VSS、I/O-I/O模式下，最低的P95可达到2.50kV，P50、P51、P54、P57、P84可达2.8kV，其余的I/O在3.1kV时仍然通过;在VDD-VSS模式下，当ESD加+3.40kV时，VDD-VSS间短路，所以该模式下抗ESD电压为3.1kV。

　　可见，通过修改优化VDD-VSS钳位结构，其图2结构自身的抗ESD健壮性大大增强，VDD-VSS的抗ESD能力提高到3kV以上，其余I/O也得到了进一步的提升，使该电路总体ESD性能提高到2.20kV以上，满足了民品电路的ESD性能要求。要进一步提高该电路的ESD性能，需要对该结构继续优化，如再增大N1管的漏区孔距栅的距离d及W/L等，其他I/O口的GGNMOS管也需要相应的优化修改，但其总面积可能会相应增加。

　　4 VDD-VSS两种电压钳位结构的比较

　　图8为一种常见的全芯片ESD保护结构的设计，左边为一个输入PAD，右边为一个输出PAD，最右边的NMOS管则是常规CMOS工艺电路中最常见的VDD-VSS电压钳位结构的设计。其设计要注意管子本身尺寸的逻辑设计，也要注意其版图的详细规则设计。它不属于电压检测电路。在电路正常工作时，相当于一个反向二极管;当有ESD发生时，则NMOS管漏区的PN结反向击穿，寄生的NPN导通从而泄放大电流并使VDD-VSS间的电压钳位。

　　图9中最右边的VDD-VSS电压钳位结构的设计则为一种ESD瞬态检测电路，该电路一种详细的设计方案即为图2的结构设计。具体作用上面已经进行了详细的分析阐述。主要是比较一下图8、图9两种VDD-VSS电压钳位结构的优劣。

　　

 

　　

 

　　在ESD发生时，两个结构对VDD-VSS都有电压钳位作用，关键是各自电流的泄放能力的差异。一般管子的正向导通比反向击穿能力耐更高的ESD电压，承受更大、更低阻抗的ESD电流，且ESD电流泄放更均匀。在亚微米CMOS IC中，VDD-VSS直接的GGNMOS大管可能不足以耐较高的ESD电压，该结构更有利于ESD性能的提升，同时其版图设计面积也更大。只有在亚微米以下的CMOS电路的设计中，才需要考虑。

　　5 全芯片ESD保护结构的设计

　　如要进一步优化电路的抗ESD性能，需要从全芯片ESD保护结构的设计来进行考虑，在亚微米全芯片ESD保护结构的设计中，不仅要设计每个I/O对VDD、VSS直接的保护结构，以提供外围直接的ESD低阻抗大电流泄放通道及对内部电压钳位，更要重点设计全芯片外围VDD-VSS之间低阻抗大电流泄放通道及对内部VDD-VSS电压的钳位，如上述例子中若去掉图2的结构，则I/O-VDD(VSS)的ESD性能下降许多，特别是对于面积较大、特征尺寸较小的电路，电源线、地线走线较长，则电路的不同位置电源线、地线对VDD、VSS根部有较大的电阻压降，在VDDPAD上出现ESD脉冲时，距VDDPAD较远的电源线上就有了一定的RC延迟，所以即使完全相同的ESD保护结构，由于每个I/O PAD距VDD、VSSPAD位置的不同，其ESD性能也不完全相同，离VDD、VSS近的I/O口ESD性能更好，反之较差，上述例子中优化改版后，有几个管脚如P95、P51、P54等抗ESD变的更差就与其位置离VDD、VSS最远有关，若在芯片的左下角再加一个VDD-VSS如图2的保护结构，则全芯片的抗ESD性能会得到进一步的提高。

　　在全芯片的ESD结构设计时，注意以下关键几点：

　　(1)外围VDD、VSS走线尽可能宽，减小走线上的电阻;

　　(2)设计一种VDD-VSS之间的电压钳位结构，且在发生ESD时能提供VDD-VSS直接低阻抗电流泄放通道，如文章所述的结构。对于面积较大的电路，最好在芯片的四周各放置一个这样的结构，若有可能，在芯片外围放置多个VDD、VSSPAD，也可以增强整体电路的抗ESD能力;

　　(3)外围保护结构的电源地的走线尽量与内部走线分开，外围ESD保护结构尽量做到均匀设计，避免版图设计上出现ESD薄膜环节;

　　(4)ESD保护结构的设计要在电路的ESD性能、芯片面积、保护结构对电路特性的影响如输入信号完整性、电路速度、输出驱动能力等进行平衡考虑设计，还需要考虑工艺的容差，使电路设计达到最优化。一个全芯片的ESD保护结构的设计见图10。

　　

 

　　在实际设计的一些电路中，如0.8μm以上的电路中，有时没有直接的VDD-VSS电压钳位保护结构，此时，VDD-VSS之间的电压钳位及ESD电流泄放主要利用全芯片整个电路的阱与衬底的接触空间。所以在外围电路要尽可能多地增加阱与衬底的接触，且N+P+的间距一致。若有空间，则最好在VDD、VSSPAD旁边及四周增加VDD-VSS电压钳位保护结构，不仅增强了VDD-VSS模式下的抗ESD能力，也增强了I/O-I/O模式下的抗EESD能力，且自身的抗ESD能力要具有很强的健壮性，避免自身可能首先被ESD击穿损坏从而成为全芯片的最薄弱环节。

　　6 总结

　　对于深亚微米超大规模CMOS IC的ESD结构设计，常规的ESD保护结构通常不再使用了，通常大多是深亚微米工艺的Foundry生产线都有自己的外围标准的ESD结构提供，有严格标准的ESD结构设计规则等，设计厂商只需调用其结构就可以了，这可使芯片设计师把更多精力放在电路本身的功能、性能方面的设计等。