实现高速串行I/O效率的嵌入式测试

　　随着技术的进步，电子产业自身在不断地发明创新。嵌入式系统设计师相当清楚这一点，许多人开发的应用数量甚至可以横跨几代电子技术和微处理器技术。

　　一路看过来，随着基本的硬体和软体的演进，当然也出现了许多不同的系统开发和除错方法。如今，绝大多数微处理器整合有晶片上除错资源，因而设计师可以利用低成本的硬体介面进行开发和测试。这类被称作为嵌入式测试的除错，大幅有助于嵌入式系统的成长，并将使具有高速串列I/O的设计系统具有更高的效率。

　　如今，半导体硅晶片成本的降低使得电子产业可以利用通讯产业30多年发展所取得的一些先进技术，特别是串列介面。就当数位系统拼命地与大规模、高速数据传输的光系统的处理频宽保持同步时，前所未有的对速度和总处理吞吐率的需求激励了平行匯流排结构针对其自身的一些实际限制进行演进，为了获取更高的处理频宽，PC领域正鐘情于高速串列介面，向PCI-Express这类匯流排标準的迅速成长就是例证。

　　由于PC领域採用了串列介面，这些技术正被广泛接受并确立地位。实现成本开始下降，这就意味着目前串列介面正迈上低成本的PC产品和主流数位产品──换言之，即嵌入式系统之路。我们将再一次看到该演进过程：即随着嵌入式系统和相关的处理器採用该项新技术，设计团队必须採用新的开发和除错方法来利用高速串列埠的优点。

　　採用新测试方法

　　如今，绝大多数的数位电路设计师还习惯于採用平行介面和速率为100~200MHz左右的系统时脉。的确，有很好的标準，又有熟知的经验和工具支援这类选择。但是，高速（数Gb）串列完全是另外一回事。如今，成功配置高速串列介面的设计团队通常聘用在高速讯号传输（讯号完整性）的实体层方面具有特殊经验的工程师。由于该方案将有助于将产品成功地投入市场，故需对开发团队进行较多的改变，以便于将这一先进的技术整合进针对主流数位电子产品市场的设计中去。开发团队需要更有经验的设计师，以及所需的设计工具和设计方法，来解决与以往大不相同的设计问题。

　　第一步是要瞭解设计问题。如何设计与过去大不相同的数位高速串列介面？可能最大的差别在于讯号完整性。由于这些主要介面的讯号速率都高达Gb，将会出现许多通常只有类比（或者更像是RF/微波）领域才会出现的问题。设计师这就不像过去那样只需关注像设立时间、保持时间和上升时间这类的讯号定时参数，而是必须关注像视图张开、位元误差率和抖动的参数。

　　另一个不同之处在于探测设计师希望观测的讯号的能力。该功能无论是对于目前的半导体的高整合度，还是细心地调理讯号通道上的讯号完整性都不可或缺的。随着速率上升到3Gbits/s，就需要对讯号进行一些先行传输调理，来补偿传输媒质的耗损；接收端的讯号处理也需要相应的滤波，来精确地恢復讯号。同样，由于有些讯号通常都工作在次微米数位硅晶片的低功率环境，电压的摆幅较小。这意味着传统的测试测量方法，即简单地利用实体探头来进行接触式探测将变得不太可能，因为探头自身将会对讯号带来很大程度的影响。

　　测试和除错这些介面时必须考虑到这些因素所产生的实际影响。对数位完整性方面的需求意味着数位设计师必须在验证设计所用的标準工具库内添加新的测量类型（或测试设备）。目前，测量讯号完整性的复杂设备正普及，并且随着从以前的特定应用发展到主流应用的过程中还必须不断演进，这些设备包括视图测试、位元误差率（BER）测试以及抖动容差测试设备。随着这些讯号变得更加灵敏，半导体硅晶片的整合度变得更高，为了能够探测这些关键讯号，这些测试解决方案还必须不断演进。

　　解决方案是嵌入式测试

　　如同微处理器领域中的晶片上除错工具和技术的出现一样，解决方案应该是在硅晶片上实现更多的测试功能，至少对于探测问题是如此。由于晶片开发商非常仔细地设计了讯号通道，故对于应用设计师来说，整合能力并利用这种方法来进行关键测量和观察串列埠的行为将是最好的方法。这种称作为嵌入式测试的方法，不需要外触探头（探头自身将引起相关的问题），而且可以获取外部无法获取的讯号的相关资讯（例如被接收机恢復实际视图指标）。

　　图1（详见本刊网站）提供了一个实际例子。这？堙A在速率为6.25Gbits/s的串列链路上进行的测量显示，即便实体探头的限制可以克服，在元件接脚上观察讯号也将导致错误的结果，由于採用了先行传输讯号调理。如果只是简单地看一下图示的资讯，人们可能会断定该链路无法工作，因为观察不到讯号视图的张开。但是，透过结合晶片上测量，如图中的右侧所示，工程师就能够确信确实有一个讯号被接收机恢復了。

　　

　　图1：高速串列链路测试的实际例子。

　　FGPA的用途

　　随着串列技术在嵌入式系统中的出现，FPGA将扮演一个重要的作用。长期以来FPGA都是嵌入式设计师使用的实现技术，而随着FPGA性价比的演进，其作用正增加。FPGA正日益增多地成为一个整合平台，它具有类似晶片上系统（SoC）的功能，而这些功能则利用可编程的架构来实现。这为嵌入式系统设计师带来了颇多的灵活性，并使他们能在其设计中以低成本的方案实现高整合度。

　　FPGA供应商也意识到了正转向串列埠的这一趋势，并正致力于为更多的开发商提供可用的高速串列技术。绝大多数的高阶FPGA产品中目前都有数Gb的串列I/O功能，该功能也正开始进入低成本的FPGA元件中。FPGA固有的可重新编程能力还为实现测试功能的测试工具提供一个真正的机会。开发和测试工具正涌现出来，这为设计师提供了掌握串列介面的行为和品质的新方法。这些新工具採用与高速串列技术指标（如BER测量）相关的测试类型，这就使得它们对以前由于知识面和採购相关仪器成本所限而没有考虑过的各类设计师来说都是有用的。

　　测试FPGA中的高速串列I/O

　　这些工具可用来时FPGA开发商测量串列I/O。图2为此类工具架构图。

　　

　　图2：用于高速串列链路测试的嵌入式测试解决方案架构图。

　　该工具有叁个基本的部份组成：

　　1. 实现晶片上测试模式产生、BER测量和存取发射和接收器控制记忆体的测试核心；2. 测量软体；3. 简单的硬体介面，本例中用JTAG编程电缆来实现。

　　人们可以看到，利用该架构，透过适当地配置这叁个部份，就可以设立起一个测量例程来探测用Xilinx FPGA实现的高速串列链路工作情况。

　　这样的测试工具提供了进行叁个基本链路测量的能力，所有的都基于BER，其已被广泛地接受作为高速串列埠的最终测量。最简单的就是该工具可以提供链路BER测量。该测量在内部实现，并反映从FPGA内部的接收器所视的实际条件，而无须採用传统测量中通常使用的接触式探头来测量元件的接脚。

　　另一个感兴趣的测量是视图测试（图3详见本刊网站），这为迅速掌握链路裕度提供了一个简单的方式。透过在数据眼的单位间隔上重复进行BER测量，可以为用户提供BER与数据眼位置关係的图形显示。最终，透过将视图测量功能与发射和接收控制暂存器存取相结合，就能有效地对链路进行调整，来获得最佳的BER。

　　

　　图3：能够测量链路裕度的视图测试。

　　嵌入式测试的内涵

　　嵌入式系统中对串列I/O的採用将对如何成立设计团队和採用什么工具产生影响。我坚信针对这一技术的嵌入式测试的特殊应用将为开发商带来有价值的帮助。在高速串列领域及以外的其它领域许多其它的可能性都与这一概念相关。很显然，随着半导体技术在复杂度和功能以及速度等方面的不断发展，嵌入式测试方案将为系统设计师探究系统提供真正的机会，不论是硬体还是软体。

　　实现嵌入式测试要求一定的灵活度，以便将全新的测试拓朴架构和新的测试方案整合在一起来实现跨度覆盖到半导体製造商和测试测量供应商的测试解决方案。儘管这些合作意味着将对产业带来挑战，但却能为位于竞争的价值点上的设计师带来全新的、具有价值的测量功能，这都将是不可否认的经济驱动力。