高速信号采集与数据形成系统硬件设计

　　1 引言

　　雷达回波信号工作在很宽的频带上，在对回波信号进行采样时，根据奈奎斯特采样定理，采样频率必须大于等于被采样信号最高频率的两倍，才能使采样后的信号不失真。这就使得采样电路丁作在很高的频率上，对电路的精度和靠高性提出了很高的要求。本文介绍了的一种高频高可靠的信号采集和数据形成系统，采样电路的最高频率可以达到。

　　由于FPGA芯片具有体积小，功耗低，开发周期短，配置灵活等优点，本系统以FPGA芯片为核心构筑信号采集和数据形成电路。

　　2 设计方案

　　信号采集与数据形成模块中，采用两片ADC08D1500同时完成对HH及HV两个雷达回波通道的正交基带视频信号的采样。使用V5系列FPGA-Vertex5实现对ADC输出数据的接收，并对接收数据缓存，由FPGA完成数据接口和数据格式化的工作，系统框图如图1所示。

　　

　　图1数据采集器的整体设计框图

　　两片ADC08D1500对雷达回波的两个正交通道的基带视频信号进行采样后，采样数据采用LVDS电平标准输出，每片ADC输出位宽为32bit数字信号，采用并行输出，并由同一片Vertex5 FPGA接收。

　　FPGA还要实现接口转换和控制功能，其设置的外部辅助数据接口，接收来自主控的外部辅助数据，外部辅助数据包含了主控计算机对信号采集与数据形成模块的控制命令。FPGA还设置了两路32bit位宽的数据记录接口，将来自两片ADC的采样数据与辅助数据一起打包成帧后，通过两路数据记录接口或RockeIO接口输出给数据记录器。

　　两个正交通道的ADC对通道间的工作时序同步有着很高的要求，本方案设计中采用高速时钟驱动器NB7L14M对采样时钟进行驱动，确保到达两路ADC的采样时钟信号的相位一致性。本设计具有自检功能，可以通过遥测信号将自检结果传给主控。此系统以最高频率1.5G进行设计。

　　3 AD外围电路设计

　　信号采集与数据形成模块的模数转换芯片采用ADC08D1500完成，该芯片是National Semiconductor公司推出的一款双路低功耗CMOS模拟／数字转换器，取样频率为1．7GSPS．分辨率为8Bit，可选择SDR或者DDR输出时钟，采用双边采样（DES）模式，能以3GSPS的速度利用一条模拟输入通道进行采样，本系统利用两条输入通道以1．5GSPS的速度进行采样。

　　（1）模拟输入

　　每片ADC08D1500有两路模拟输入，分别为VINI和VINQ，输入模拟数据必须为差分输入，前端提供的数据源为单端的，采用差分输入需要采用变压器将单端信号转化为差分信号。本设计中的单端模拟输入信号采用射频变压器TP-101，将单端信号转换为差分信号后接入ADC的模拟信号输人端。

　　（2）时钟输入

　　ADCOSDl500芯片有一个LVDS的差分时钟输入端CLK+和CLK-。为交流耦合差分输入。输入的时钟信号通过一个4．7nF的电容耦合到ADC的时钟输入端。根据设计要求，两片ADC的采样时钟需受严格同步，以达到其幅相一致性的要求。驱动器设计中采用了一片on semiconductor公司的1：4高速时钟分配芯片NB7L14M完成。该芯片的输入信号电平为LVPECL、CML、LVDS、LVTTL和LVCMOS，输出信号为标准的CML电平，交流耦合到ADC的时钟输入端。CML电平的输出结构如下图所示。CML接口典型的输出电路是一个差分对形式，差分对的发射极到地的恒流源典型值为16mA。假定CML的输出负载为一个50上拉电阻，则单端CML输出信号的摆幅为Vcc口Vcc-0．4V。在这种情况下，差分输出信号摆幅为800mv。CML到LVDS的交流耦合电路图如下图。

　　

　　图2 CML输出机构

　　 

　　图3 CML到LVDS在交流耦合电路图

　　（3）复位信号

　　根据设计要求，两片ADC的复位信号同样需要满足时序的同步要求。复位信号由FPGA产生以后，FPGA输出的复位信号分别送入两片AD芯片的DCLK_RST端，对两片ADC进行同步复位。

　　（4）控制信号

　　该AD转换器的控制接口有两种，一种是通过电平控制，另一种可以通过SPI口的复杂控制，通过复杂控制可以在扩展模式下使用该款AD的所有功能。

　　4 AD与FPGA的数据接口电路

　　单片ADC的输出位宽为32Bit，32位并行输m数据采用一片Vertix5 FPGA接收，并进行串并转换，对高速采样数据进行降速、缓存。

　　Vertex-5是Xilinx推出的Vertex系列的第五代产品，它有24个RocketlO收发器，工作在100Mbps到3．2Gbps之间，内建PCI Express模块和三重模式以太网媒体访问控制器（MAC）模块，支持LVDS，LVPECL等多种信号接口。

　　每片ADC输出信号包括32Bit采样输出数据、一路数据同步时钟（DCLK），一路采样溢出信号（OR），和一路自检验进行中的指示信号（CalRun），以上各信号除了CalRun输出电平均为LVDS。

　　
　　图4 LVDS工作原理

　　LVDS（Low Voltage Differential）是一种小振幅差分信号标准。LVDS的典型工作原理如图一所示，最基本的LVDS器件就是LVDS驱动器和接收器。LVDS的驱动器由驱动差分线的电流源组成，电流通常为3．5mA。LVDS接受其具有很高的输人电阻，因此驱动器输出的大部分电流都流过100的匹配电阻，并在接受器的输入端产生大约350mV的电压，当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑1和逻辑0状态。LVDS具有高速、超低功耗、低噪声和低成本的优良特性。

　　LVDS在板级设计中应注意以下几点：（1）尽量保持差分线的等间距与等长，防止引起信号间的相位差而导致的辐射，两条差分线之间的距离应尽可能近，使接收器的共模抑制能力增强。（2）保持LVDS信号线的PCB电线返回路径的连续。不要跨越分割，否则跨越分割部分的传输线会因为缺少参考平面或参考平面的不连续而导致阻抗的不连续。（3）尽量避免过多的打孔，在满足流过电流的前提下，孔径越小，所产生的容性感性越小。（4）避免使用导致阻抗不连续的90度拐角走线，应采用圆弧或135度折线来代替。（5）使用终端电阻实现对差分线的最大匹配，匹配电阻起到吸收负载反射信号的作用，差分阻抗一般控制在85～115之间。

　　5 FPGA的RocketlO收发器接口的设计

　　Vertex5的RocketIO收发器采用第四代千兆位级收发器技术，传输速度在100Mbps到3．75Gbp之问。在3．75Gbps下每个通道的功率均低于100mW，是业内最低的功耗。采用了先进的TX／RX均衡技术，便于在一些通道上调节收发器，以便实现可靠的操作。内置式的PRBS收发器和检验器简化了特征说明和调试。

　　本系统使用Vertex5的RocketlO收发器实现了采样数据的串行输出。为了保证RocketlO收发器能可靠地工作，硬件电路设计需要遵循一定的要求，需要考虑到以下几个方面。

　　（1）参考时钟设计：

　　RocketlO收发器需要高精度的差分时钟，本系统采用Xilinx推荐的高频低抖动的Epson EG-2121CA差分输出（LVDS）晶阵．可提供53.125-700MHZ的频率范围和低的抖动（RMS Period:3ps； Peak to Peak：25ps）．可以满足设计中RocketlO模块对参考时钟性能的要求。

　　（2）电源设计：

　　RocketlO收发器的电源引脚对噪声的影响比较敏感．所以需要进行专门的供电，隔离外围噪声源的影响。每一个供电引脚有自己的LC滤波网络。

　　（3）PCB设计：

　　在布线时应特别注意，由于传输信号的频率很高，所以差分信号线在长度上要尽量匹配，严重的失配会产生严重的抖动和不可预知的时序问题。

　　6 结束语

　　本文详细介绍了一种基于高速转换芯片ADC08D1500和高端的FPGA Vertex-5的采集系统的设汁，此采集系统的速度达到了1.5G，可以应用在现代宽带通信中。该系统具有体积小，功耗低，使用灵活方便等特点。特别是RocketlO收发器的应用，极大的提高了芯片之间信号传输的速度和可靠性，对于提高雷达的整体性能起到了很大的作用。

　　文章创新点：基于Vertex5和ADC08D1500的信号采样与数据形成系统，使用Vertex5的RocketlO收发器采用第四代千兆位级收发器技术使用实现了采样数据的串行输出。