高速电路信号完整性分析与设计—高速电路的时序分析

　　电路中，数据的传输一般都是在时钟对数据信号进行有序的收发控制下进行的。芯片只能按规定的时序发送和接收数据，过长的信号延迟或信号延时匹配不当都会影响芯片的建立和保持时间，导致芯片无法正确收发数据，从而使系统不能正常工作。随着系统时钟频率的不断提高和信号边沿不断变陡，系统对时序有更高的要求，一方面留给数据传输的有效读写窗口越来越小，另一方面，传输延时要考虑的因素增多，要想在很短的时间限制里，让数据信号从驱动端完整地传送到接收端，就必须进行精确的时序计算和分析。

　　由于高速系统对时序的要求越来越严格，要保证好的时序，就必须有好的时钟器件;这其中包括时钟发生器和时钟缓冲器。首先要求时钟发生器提供低抖动、高质量的时钟信号，在设计时序系统时，要求选择合适的时钟缓冲器进行设计，从而保证尽量大的时序余量。时钟器件是电路板上的重要器件之一，它决定着经过电路板的信号的节奏和精度，它在电子产品中无所不在，形状、尺寸和种类也多种多样，如高速、低速、低功率、低歪斜、多输出、单输出、单电压、多电压、零延迟、可编程等等。

　　在讨论时钟器件的同时，本章还讨论了时钟设计中要考虑的一个关键因素——时钟抖动。时钟抖动是时钟脉冲的输出跃迁与其理想位置的偏差。本章最后探讨了抖动的产生、影响、测量方法以及解决方案。

　　7.1时序系统

　　按照不同的时钟策略将信号的传输方式分为以下几类：

　　1. 异步方式;信号靠握手传输。

　　2. 外时钟同步方式;两块芯片均使用外部时钟。

　　3. 内时钟同步方式;两块通讯芯片中，一块芯片给另一块芯片提供时钟。

　　4. 源同步方式;时钟、数据输出时固定相位同时传输。

　　5. 时钟数据恢复方式;从信号中同时提取数据与时钟。

　　本章将主要介绍高速数字互连设计中两种常用的同步时序系统(共同时钟同步和源时钟同步)，并分析其工作原理，然后来讨论影响时序的因素，给出其解决方案。

　　7.1.1公共时钟同步的时序分析

　　7.1.1.1公共时钟同步原理

　　公共时钟同步，是指在数据的传输过程中，总线上的驱动端和接收端共享同一个时钟源，在同一个时钟缓冲器(clock buffer)发出同相时钟作用下完成数据的正确的发送和接收。

　　图7-1所示为一个典型的公共时钟同步数据收发工作示意图。在该例子中，驱动端(处理器)向接收端(芯片组)传送数据，我们可以将整个数据传送的过程考虑为三个步骤：

　　1.核心处理器提供数据;

　　2.在第一个系统时钟的上升沿到达时，处理器将数据Dp锁存至Qp输出;

　　3.Qp沿传输线传送到接收端触发器的Dc，并在第二个时钟上升沿到达时，将数据传送到芯片组内部。

 

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