集成电路里程碑:三星与Cadence合推20纳米设计方法

全球电子设计创新领先企业Cadence设计系统公司与三星的合作为移动消费电子产品带来了新的工艺进展，使得20纳米及未来工艺节点设计成为可能。包含双重图形光刻(double patterning)技术，面向共同用户的开发和内部测试芯片。

　　三星电子设备解决方案部门系统LSI设计技术团队副总裁Kee Sup Kim博士说：“我们致力于移动消费电子领域，需要更有效的方法创新，并帮助我们的客户开发差异化产品。通过与Cadence合作，我们开发了这种20纳米设计工艺，利用现有最先进技术，如双重图形光刻技术，使先进的工艺节点设计受益。

　　双重图形光刻(double patterning)技术是一种新的关键光刻方法，为先进的工艺节点提供更高的布线密度。双重图形光刻技术把每个金属设计层分为两个芯片结构掩膜，为20纳米及更高节点的工艺实现更高的金属密度和更小的硅晶体面积。

　　这是三星与Cadence多年全面合作开发先进工艺节点集成电路的最新里程碑。Cadence®Encounter® RTL-to-GDSII 流程， Virtuoso® 定制/模拟流程，以及Cadence签收解决方案都通过三星20纳米制造流程的认可和应用。

　　对于芯片的数字部分，Encounter Digital Implementation(EDI)系统 提供了一种用于双重图形更正布局和布线的自动化方法，采用了申报中的专利技术实时着色FlexColor。EDI系统在布局、优化和布线过程中提高芯片面积使用率和DRC精度。对于最终签收，工程师们采用了Cadence Encounter Timing System、Encounter Power System和QRC Extraction，通过增强技术签收多重参数提取，在双重图形校值中处理变异。

　　Cadence硅实现部门研发高级副总裁Chi-Ping Hsu博士指出：“我们与三星的深度合作始于32纳米技术，并在芯片设计和制造方面不断带来重要发展。三星在先进节点方面的制造经验加上我们面向20纳米设计的工具和方法是这个项目成功的关键。我们希望通过与三星的合作，实现更多的技术进步，使用户在20纳米及更高工艺节点方面受益。