晶圆技术将摩尔定律延伸至20纳米

　　更快的处理器和复杂的移动设备让芯片在实现理想的性能方面有巨大压力。随着芯片设计逐渐延伸到40nm以下，甚至达到28nm，受晶圆的极端漏电流效应影响，芯片良率正经受挑战。在28nm节点，晶圆加工厂商仍可以在小基板上生产传统MOSFET，但良率会因此而降低。

　　Soitec的全耗尽（fully depleted， FD）硅晶圆有望解决漏电流问题。Soitec使用绝缘体上硅（SOI）技术，将一层超薄的FD层覆盖在晶圆上，作为阻隔以显著减少漏电流，提升良率并大幅提升性能。这样芯片速度更快，频率更高，而功耗则会更低。使用FD方法经证明非常有效，现在已经是国际半导体技术路线图（ITRS）的一部分。

　　标准的FD基板MOSFET形成于非掺杂全耗尽晶圆顶层之上。Soitec将其厚度控制在5埃（1埃为一百亿分之一米）。采用FD晶圆后，采用现有IP的传统CMOS电路可以缩小至20nm，良率也足以让利润得到保证。供电电压会下降到0.6V，节电效果极好。低功耗可以为消费者带来显著的好处，例如连续4个小时浏览网页、2.5个小时观看高清视频、进行2个小时的高清视频拍摄或者支持典型智能手机一整天的使用。

　　为达到更小的尺寸，在FD顶层实现独特的FinFET设计得到了越来越多的支持。源级和漏极之间的距离更接近，和注入材料共同形成电路。栅极包裹在结构周围。“垂直”设计抛弃了所有之前的IP，这意味着芯片需要重新设计。虽然这样做会很贵，但却能让工艺深入到10nm，实现更多的性能提升。此外，新的垂直FinFET所需的工艺步骤有明显减少（20%-25%），进一步提升了良率和利润。

　　尽管FinFET设计现在并没有被采用，但无疑会出现在很多芯片公司线路图上，因为它们正艰难地维持着摩尔定律。而且，物理和优秀的晶圆设计能让我们实现LTE手机和平板所需的更高的速度和更低功耗。