Cadence首个DDR4 Design IP解决方案在28纳米级芯片上得到验证

　　Cadence宣布业内首个DDR4 Design IP解决方案在28纳米级芯片上得到验证

　　Cadence DDR4 Design IP系列在TSMC 28HP和28HPM芯片上实现了高性能和低功耗全球电子设计创新领先企业Cadence设计系统公司近日宣布，Cadence DDR4 SDRAM PHY 和存储控制器Design IP的首批产品在TSMC的28HPM和28HP技术工艺上通过硅验证。

　　为了扩大在动态随机存取存储器(DRAM)接口IP技术上的领先地位，Cadence在DDR4标准高级草案的基础上，承担并定制了多款28纳米级芯片DDR PHY 和控制器的IP。DDR4标准建议稿预计在今年年底由固态技术协会(JEDEC)发布，与DDR3相比，新标准将为用户带来大幅度的性能提升。采用DDR4标准的DRAM设备的工作频率有望提高50%，而存储容量相对DDR3设备翻一番，DRAM传输一个字节的功耗降幅高达40%。

　　Objective Analysis公司分析师Jim Handy指出：“DDR4将是DRAM领域的下一个热门，但它的信令处理很棘手。由于个人电脑对DDR4 DRAM的采用，这个标准将成为大容量存储的领导者，使它具有不可忽视的价格优势。ASIC设计人员如果要利用这个价格优势，就需要更多的帮助，把可靠的接口用于他们的产品。”

　　Cadence硅验证PHY系列包括超越DDR-2400草案规定的数据速率，满足下一代电子运算、网络、云计算构架以及家庭娱乐设备所需要的DDR4 PHY 的高速应用，同时与现行DDR3和DDR3L标准兼容。经过TSMC 28HPM硅验证的PHY，是一款低功耗全数字移动PHY，其性能超过了DDR-1600和DDR-1866标准所要求的最大数据速率，也超过了低功耗LPDDR2标准的最大数据速率。该技术使得系统级芯片(SoC)设计人员在下一代移动设计中部署高速低功耗存储技术时充满信心。

　　Cadence SoC实现部门产品营销总监Marc Greenberg表示：“我们非常兴奋，成为第一个提供硅验证DDR4存储控制器和PHY IP的公司，这将使我们的用户在他们的下一代SoC中低风险，并超越性能和功耗的需求。我们领先的Design IP方案广泛的产品组合提供了先进的功能和独特的定制方法，使我们的用户在缩短开发周期的同时，可以提供高度差异化的产品。”