Vivado设计套件——可编程颠覆之作

　　电子发烧友网核心提示：赛灵思称为“可编程颠覆之作”——Vivado设计套件于4月25日震撼登场。Vivado是赛灵思最新推出的、面向未来十年、替换ISE的设计套件。本文主要给大家介绍Vivado设计套件的详细情况。

　　工程师都熟悉了赛灵思早在 1997 年推出的 ISE 设计套件。ISE套件采用了当时非常具有创新性的基于时序的布局布线引擎，这是1995 年 4 月赛灵思收购 NeoCAD 获得的。在其后 15 年的时间里，随着 FPGA 能够执行日趋复杂的功能，赛灵思为 ISE 套件增添了许多新技术，包括多语言综合与仿真、IP 集成以及众多编辑和测试实用功能，努力不断从各个方面改进 ISE 设计套件。

　　不断变化、不断细分和更加专业化的市场，导致产品的生命周期越来越短，客户不断追求产品上市时间；随着集成电路规模和复杂性的增加，基于IP复用技术的设计方法已成为弥补设计生产效率和芯片密度之间的差距以及快速进入市场的最有效的方法。如今，在基于IP复用技术的SoC时代，80%的SoC将采用复用的IP核。市场研究公司Semico Research的高级市场分析师Rich Wawrzyniak认为：“到2014年，在一片SoC上所集成的IP模块数量的平均值有望接近120个。“设计师需要能够帮助他们在IP集成和实现上大大减少工作量的解决方案或者设计工具。

　　Vivado经过赛灵思500多人历经四年开发，与逾百家客户和联盟计划成员进行了长达一年的试用版本测试，目前通过其早期试用计划开始向客户隆重推出。Vivado恰好就是定位于“以IP及系统为中心的新一代设计环境”。

　　

　　赛灵思全球高级副总裁汤立人表示， Vivado要解决的就是加速生产力的问题：加速IP集成，加速实现， 生产力加倍。这就是Vivado发布的意义。

　　赛灵思全球高级副总裁、亚太区执行总裁汤立人表示，赛灵思通过借鉴 ISE 设计套件的所有经验、注意事项和关键技术，并充分利用最新 EDA 算法、工具和技术，才打造出了这一颠覆性的全新 Vivado 设计套件。

　　“All Programmable”核心价值观

　　此次，赛灵思把“All Programmable”作为公司的核心价值观写进公司的LOGO，彰显出其作为FPGA行业领头羊的气魄和远见。

　　何为“All Programmable”？汤立人解释：“All Programmable”代表了赛灵思历经28年发展至今日的业务，也代表着由赛灵思所引领的行业走势，赛灵思将可编程的理念从逻辑设计拓展到了系统集成，Vivado将引领大家进入“All Programmable”的新纪元。

　　

　　汤立人说：“如果i‘m lovin’ it让你想到麦当劳，以后我们希望您看到或者想到“All Programmable”，你会想到赛灵思。”

　　在28nm 工艺，赛灵思开发出了许多类型的可编程技术，从逻辑和 IO、软件可编程 ARM 处理系统、3D-IC、模拟混合信号（AMS）、系统到 IC 设计工具以及 IP 等。赛灵思将上述可编程技术进行不同组合，然后集成到”All-Programmable”器件中。汤立人进一步解释到：“Vivado不仅能加速可编程逻辑和 IO 的设计速度，而且还可提高可编程系统的集成度和实现速度，让器件能够集成 3D堆叠硅片互联技术、ARM 处理系统、模拟混合信号 （AMS） 和大部分IP 核；突破了可编程系统集成度和实现速度两方面的重大瓶颈，将设计生产力提高到同类竞争开发环境的4 倍，致力于在未来十年加速“All Programmable”器件的设计生产力。”

　　

　　Vivado 设计套件解决集成和实现的瓶颈

　　当前，工程师要在更少的芯片上集成越来越多的系统功能，会面临一系列全新的集成和实现设计生产力瓶颈，这是必须要解决的问题：

　　集成瓶颈

　　-- 集成C 语言算法和RTL 级IP

　　-- 混合DSP、嵌入式、连接功能、逻辑领域

　　-- 模块和“系统”验证

　　-- 设计和IP 重用

　　实现瓶颈

　　-- 层次化芯片布局规划与分区

　　-- 多领域和多晶片物理优化

　　-- 多变量“设计”和“时序”收敛的冲突

　　-- 设计后期发生的ECO及变更引起的连锁反应

　　Vivado 设计套件包括高度集成的设计环境和新一代从系统到 IC 级的工具，这些均建立在共享的可扩展数据模型和通用调试环境基础上。这也是一个基于 AMBA AXI4 互联规范、IP-XACT IP 封装元数据、工具命令语言 （TCL）、Synopsys 系统约束 （SDC） 以及其它有助于根据客户需求量身定制设计流程并符合业界标准的开放式环境。赛灵思构建的的 Vivado 工具将各类可编程技术结合在一起，能够可扩展实现多达 1 亿个等效 ASIC 门的设计。

　　专注于集成的组件——为了解决集成的瓶颈问题，Vivado 设计套件采用了用于快速综合和验证 C 语言算法 IP 的 ESL 设计，实现重用的标准算法和 RTL IP 封装技术，标准 IP 封装和各类系统构建模块的系统集成，模块和系统验证的仿真速度提高了3 倍，与此同时，硬件协仿真将性能提升了100倍。

　　专注于实现的组件——为了解决实现的瓶颈，Vivado工具采用层次化器件编辑器和布局规划器、速度提升 了3 至 15 倍，且为 SystemVerilog 提供了业界最好支持的逻辑综合工具、速度提升 4 倍且确定性更高的布局布线引擎，以及通过分析技术可最小化时序、线长、路由拥堵等多个变量的“成本”函数。此外，增量式流程能让工程变更通知单 （ECO） 的任何修改只需对设计的一小部分进行重新实现就能快速处理，同时确保性能不受影响。最后，Vivado 工具通过利用最新共享的可扩展数据模型，能够估算设计流程各个阶段的功耗、时序和占用面积，从而达到预先分析，进而优化自动化时钟门等集成功能。

　　

　　汤立人预计，一旦客户启用 Vivado 设计套件，就会立即体会到其相对于 ISE 的优势。

　　汤立人说：“与同类竞争工具相比，Vivado 设计套件的运行时间可缩短高达 4 倍，能够显著提升用户的设计生产力。同时该设计套件纯熟地运用了多种业界标准，诸如 System Verilog、SDC（Synopsys 设计约束）、C/C++/System C、ARM AMBA AXI-4互联、互动 TCL（工具命令语言）脚本。Vivado 设计套件的其它突出优势包括为 Vivado 的众多报告和设计视图提供全面的交叉探测功能、预计将于 2012 年推出的高级图形化 IP 集成功能、首款得到 FPGA 厂商全面支持的商用高层次综合技术（C++ 到 HDL综合）。

　　

　　赛灵思开发 Vivado 设计套件的目的是为客户提供一种具有完整系统可编程功能的新型工具套件，该套件远远超越了赛灵思为时甚久的旗舰型 ISE 设计套件。为帮助客户顺利过渡到Vivado 设计套件的使用，赛灵思将继续坚定地为采用 7 系列及更早期的赛灵思 FPGA 技术的客户提供 ISE 支持。今后 Vivado 设计套件将成为赛灵思的旗舰设计环境，支持所有 7 系列器件及赛灵思未来器件。

　　目前支持服务尚未到期的 ISE 设计套件用户除了ISE之外，将免费得到全新的 Vivado 设计套件。