LVDS用法:LVDS RX 时钟选择 LVDS的PLL的复位信号的处理

XL FPGA技术交流 2024-06-18 955

描述

这里以钛金的LVDS为例。

LVDS RX 时钟选择

LVDS时钟的接收要连接名字为GPIOx_P_y_PLLINz名字的差分对，这样的管脚直接驱动PLL，产生LVDS接收需要的fast_clk和slow_clk,这种主要是用于数据和时钟的速率不是1：1,比如大家常见的1：7，1：8和1：10等，这时就要使用串化/解串器；如果时钟和数据的速率比是1：1并且速率不高，也可以考虑用GCLK走时钟来采集数据。

以Ti60F225为例，它共有4个PLL，分别为PLL_BL,PLL_BR,PLL_TR和PLL_TL4个PLL，在要求解串器的情况下，最大只能接收4组LVDS，这是在不考虑PLL作为别的用途的前提下的。

LVDS的PLL的复位信号的处理

有些时候LVDS并不是连续的，这就要对PLL进行复位处理。在处理方式上我们可以检测PLL_LOCKED信号是否锁定，如果隔一段时间没有锁定就对PLL进行一次复位。然后再循环检测锁定信号和复位的过程，直到PLL_LOCKED信号为高。目前遇到一些LVDS接收异常的问题很多是通过这样的方式来解决的。这是为了排除PLL假锁的情况。

interface设置

（1）rx clock设置

Enable Common Mode Driver:当使用交流耦合时。要勾选Enable Common Mode Driver。

（2） data 设置

Enable Deserialization使能解串因子，Enable Half Rate Deseralization:是指双沿采样。在带有解串器的设置中要指定解串时钟和并行的时钟。对于发送设置也是大致相同的，只不过要指定的是串化因子。

（3）发送时钟的设置

发送时钟不同于接收时钟，发送与数据的设置比较相近。把发送时钟按如下设置。

assign  lvds_tx_clk_TX_DATA = 8'hAA;

经过串化之后，时钟波形就变成了如下的样子。如果发送的数据是8'hF0时钟又会是什么样子呢？大家可以自己思考下。

当然LVDS输出时钟选择serial data output 如果设置为clk输出，时钟速率最大为数据速率的1/8.具体使用可以先试试。

信号控制

对于数据一般不会出错，大家可能会忘记的是设置使能和复位。注意使能和复位都是高有效。所以正常运行时要把使能设置为高，复位设置为低。

assign  lvds_rx_clk_RX_ENA = 1'b1;assign  lvds_rx_d0_RX_ENA = 1'b1;assign  lvds_rx_d1_RX_ENA = 1'b1;  assign  lvds_rx_d2_RX_ENA = 1'b1;assign  lvds_rx_d3_RX_ENA = 1'b1;assign  lvds_rx_d0_RX_RST = 1'b0;assign  lvds_rx_d1_RX_RST = 1'b0;    assign  lvds_rx_d2_RX_RST = 1'b0;assign  lvds_rx_d3_RX_RST = 1'b0;

assign  lvds_tx_d0_TX_RST = 1'b0;assign  lvds_tx_d1_TX_RST = 1'b0;    assign  lvds_tx_d2_TX_RST = 1'b0;assign  lvds_tx_d3_TX_RST = 1'b0;assign  lvds_tx_d0_TX_OE  = 1'b1;assign  lvds_tx_d1_TX_OE  = 1'b1;assign  lvds_tx_d2_TX_OE  = 1'b1;assign  lvds_tx_d3_TX_OE  = 1'b1;

PLL的设置

接收的fast_clk是否要移相，由源端时钟与数据的相位关系来决定，如果源是边沿对应，fast_clk可以移相90或者135；如果是中心对齐，则可以设置相位为0或者为45。